MOSFET結構及其制作方法技術

本申請公開了一種MOSFET結構及其制作方法。該方法包括：提供半導體襯底；在半導體襯底上形成偽柵極；形成源/漏區(qū)；對偽柵極進行選擇性刻蝕，直至將要形成溝道的位置；以及在將要形成溝道的位置處外延生長溝道層，并在溝道層上形成柵極，其中，所述溝道層包括高遷移率材料。根據(jù)本發(fā)明專利技術，在形成源/漏區(qū)之后，利用高遷移率材料替換器件的溝道，從而可以有效抑制短溝道效應并提高器件性能。

【技術實現(xiàn)步驟摘要】

本申請一般地涉及半導體器件及其制作領域，更為具體地，涉及一種MOSFET (金 屬氧化物半導體場效應晶體管)結構及其制作方法。
技術介紹
隨著半導體技術的發(fā)展，晶體管尺寸不斷縮小，器件和系統(tǒng)的速度隨之提高。當晶 體管溝道縮短到一定程度，就會出現(xiàn)短溝道效應，從而造成漏電流變大、開關效率降低、耗 電和發(fā)熱量增大。因此，這種幾何尺寸一旦超出某個限制值，就會導致整個器件的功能完全 崩潰。有鑒于此，需要提供一種新穎的金屬氧化物半導體場效應晶體管(MOSFET)結構 及其制作方法，以便有效應對器件尺寸減小帶來的問題特別是短溝道效應，并提高晶體管 單位長度的導通電流。
技術實現(xiàn)思路
鑒于上述問題，本專利技術的目的在于提供一種金屬氧化物半導體場效應晶體管 (MOSFET)結構及其制作方法，該MOSFET能夠克服器件尺寸減小帶來的限制，特別是能夠克 服短溝道效應。根據(jù)本專利技術的一個方面，提供了一種制作金屬半導體氧化物場效應晶體管的方 法，包括提供半導體襯底；在半導體襯底上形成偽柵極；形成源/漏區(qū)；對偽柵極進行選 擇性刻蝕，直至將要形成溝道的位置；以及在將要形成溝道的位置處外延生長溝道層，并在 溝道層上形成柵極，其中，所述溝道層包括高遷移率材料。優(yōu)選地，所述高遷移率材料包括Ge原子百分比為50 100%的SiGe。優(yōu)選地，該方法還包括在形成偽柵極之前，在半導體襯底上形成溝道預備層。對 偽柵極進行選擇性刻蝕直至將要形成溝道的位置包括選擇性刻蝕偽柵極，并繼續(xù)刻蝕溝 道預備層，直至露出半導體襯底的表面。優(yōu)選地，所述溝道預備層包括Ge原子百分比為5 15%的SiGe。優(yōu)選地，形成源/漏區(qū)包括以偽柵極為掩模，進行源/漏延伸區(qū)注入；在偽柵極 側(cè)壁形成側(cè)壁間隔物；在側(cè)壁間隔物兩側(cè)將要形成源/漏區(qū)的部位進行刻蝕，直至進入半 導體襯底一定深度；在刻蝕后的半導體襯底上外延生長源/漏材料層，選擇該源/漏材料層 的材料使得其向溝道層施加應力；以及對源/漏材料層進行摻雜，以形成源/漏區(qū)。優(yōu)選地，所述源/漏材料層包括Ge原子百分比為20 70%的SiGe。可選地，所述源/漏材料層包括C原子百分比為0. 2 2%的Si:C。優(yōu)選地，在半導體襯底上形成偽柵極的步驟包括在溝道預備層上依次形成偽柵 極絕緣層、偽柵極主體層、偽柵極刻蝕停止層和覆蓋層；以及對偽柵極主體層、偽柵極刻蝕 停止層和覆蓋層進行構圖，使其成形為偽柵極。可選地，對偽柵極進行選擇性刻蝕包括在形成有偽柵極、源/漏區(qū)的半導體襯底上依次沉積拋光停止層和刻蝕停止層；對刻蝕停止層進行拋光，直至到達拋光停止層；對 刻蝕停止層進行進一步回蝕；以偽柵極刻蝕停止層和刻蝕停止層為刻蝕停止層，刻蝕掉覆 蓋層；依次刻蝕偽柵極刻蝕停止層、偽柵極主體層、偽柵極絕緣層、溝道預備層，直至露出半 導體襯底的表面。優(yōu)選地，外延生長溝道層包括在露出的半導體襯底表面上外延生長溝道層。優(yōu)選地，該方法還包括在外延生長溝道層之后且在溝道層上形成柵極之前，進行 淺阱注入。可選地，該方法還包括在外延生長溝道層之前，進行淺阱注入。優(yōu)選地，在溝道層上形成柵極包括在溝道層上沉積高k材料層；以及在高k材料 層上沉積金屬，以形成金屬柵極。優(yōu)選地，所述高k材料包括Al203、Hf02、Zr02、La203、ZAZ、TiA和STO組成的組中至 少一種。優(yōu)選地，所述金屬包括I^aC、TiN、TaTbN,TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax, NiTax, MoNx, TiSiN、TiCN、TaAIC、TiAIN、TaN、PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 禾P W 組成的組中至少一種。優(yōu)選地，該方法還包括在形成柵極之后，在整個半導體襯底上沉積保護層。優(yōu)選地，該方法在沉積保護層之后還包括在源/漏區(qū)形成接觸孔，接觸孔底部進 入源/漏材料層中；在接觸孔底部沉積金屬層，使該金屬層與源/漏材料層發(fā)生硅化反應， 生成硅化物層，并去除未反應的金屬層；在接觸孔底部和側(cè)壁沉積擴散阻擋層；以及在接 觸孔中填充金屬，以形成源/漏接觸部。根據(jù)本專利技術的另一方面，提供了一種M0SFET，根據(jù)上述方法制造得到。根據(jù)本專利技術的實施例，使用高遷移率材料作為溝道層，從而可以有效增加溝道區(qū) 的載流子遷移率，在給定單位長度導通電流的情況下，可以減小漏電流。另外，根據(jù)本專利技術 的實施例，首先形成源/漏區(qū)，然后再形成溝道層，這樣可以減少溝道層中的缺陷，并避免 源/漏區(qū)的摻雜劑向溝道層擴散，從而有效地改善了器件的性能。附圖說明通過以下參照附圖對本專利技術實施例的描述，本專利技術的上述以及其他目的、特征和 有點將更為清楚，在附圖中圖1示出了一種常規(guī)晶體管的簡化結構示意圖；圖2 4示出了根據(jù)本專利技術實施例的MOSFET制作流程中各階段的結構示意圖；以 及圖5 18示出了根據(jù)本專利技術另一實施例的MOSFET制作流程中各階段的結構示意 圖。具體實施例方式以下，通過附圖中示出的具體實施例來描述本專利技術。但是應該理解，這些描述只是 示例性的，而并非要限制本專利技術的范圍。此外，在以下說明中，省略了對公知結構和技術的 描述，以避免不必要地混淆本專利技術的概念。在附圖中示出了根據(jù)本專利技術實施例的半導體器件的各種結構圖及截面圖。這些圖 并非是按比例繪制的，其中為了清楚的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。 圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際 中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外 設計具有不同形狀、大小、相對位置的區(qū)域/層。圖1示出了一種常規(guī)晶體管的簡化結構示意圖。具體地，該晶體管包括半導體襯 底101，在該半導體襯底101上形成的柵極絕緣層102(例如，SiO2)，在柵極絕緣層102上形 成的柵極主體103(例如，多晶硅)，在柵極區(qū)側(cè)壁形成的側(cè)壁間隔物104(例如，SiN)，以及 在半導體襯底101中形成源/漏區(qū)105。現(xiàn)有技術中存在多種工藝來形成如此構造的晶體 管，因而在此不再贅述。如以上
技術介紹
部分所述，當器件尺寸日益減小時，圖1所示結構的晶體管將遭 遇到如漏電流增大等問題。使用高遷移率材料作為溝道區(qū)，可以顯著解決這些問題。為此， 例如可以在半導體襯底101上先沉積一高遷移率材料層，然后再如常規(guī)技術中那樣來形成 柵極區(qū)(柵極絕緣層102、柵電極10 、側(cè)壁間隔物104以及源/漏區(qū)105。這樣，該高遷移 率材料層位于柵極區(qū)之下的部位充當溝道區(qū)，從而使得溝道區(qū)的遷移率增加。但是，根據(jù)常規(guī)技術，在形成源/漏區(qū)105時，例如需要進行摻雜劑注入以及高溫 退火等處理，以便對源/漏區(qū)進行有效摻雜。而高溫處理會增加高遷移率材料層中的缺陷， 從而使其性能受到影響。為此，根據(jù)本專利技術的實施例，提供了一種制造MOSFET(金屬氧化物半導體場效應 晶體管)的方法，其中首先在半導體襯底上形成偽柵極，并形成源/漏區(qū)；在形成源/漏區(qū) 之后，對偽柵極進行選擇性刻蝕，直至將要形成溝道的位置；以及在將要形成溝道的位置處 外延生長溝道層，并在溝道層上形成柵極。具體地，首先如圖1所示，在半導體襯底上形成偽柵極(偽柵極絕緣層102、偽柵極 主體10 ；然后以該偽柵極為基礎，來形成源/漏區(qū)105。以偽柵極為基礎來本文檔來自技高網(wǎng)...

【技術保護點】
１．一種制作金屬半導體氧化物場效應晶體管的方法，包括：提供半導體襯底；在半導體襯底上形成偽柵極；形成源／漏區(qū)；對偽柵極進行選擇性刻蝕，直至將要形成溝道的位置；以及在將要形成溝道的位置處外延生長溝道層，并在溝道層上形成柵極，其中，所述溝道層包括高遷移率材料。

【技術特征摘要】

【專利技術屬性】
技術研發(fā)人員：朱慧瓏，尹海洲，駱志炯，梁擎擎，
申請(專利權)人：中國科學院微電子研究所，
類型：發(fā)明
國別省市：11