脈沖產生電路制造技術

本發明專利技術公開了一種脈沖產生電路，包括一觸發器、一延遲電路、一或門、第一緩沖器、第二緩沖器；觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接延遲電路的輸入端和第一緩沖器的輸入端，延遲電路的清零端接清零信號，輸出端接第二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接觸發器的清零端；輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復時間之和。本發明專利技術的脈沖產生電路，產生的脈沖精確，且同時可以產生兩個脈沖信號，實現簡單。

【技術實現步驟摘要】

本專利技術涉及電子電路技術，特別涉及一種脈沖產生電路。
技術介紹
現有脈沖產生電路，通常利用輸入信號及其經過延遲之后的信號做一個邏輯運算 來產生，這就要求輸入信號在延遲的過程中不能再變化，如果輸入信號在延遲的過程中發 生變化而延遲之后的信號來不及變化，最終將導致無法得到正確的脈沖信號。
技術實現思路
本專利技術要解決的技術問題是提供一種脈沖產生電路，產生的脈沖精確，且同時可 以產生兩個脈沖信號，實現簡單。為解決上述技術問題，本專利技術的脈沖產生電路，包括一觸發器、一延遲電路、一或門、第一緩沖器、第二緩沖器；所述觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接所 述延遲電路的輸入端和第一緩沖器的輸入端，所述延遲電路的清零端接清零信號，輸出端 接第二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述 觸發器的清零端；所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上升延遲 后在其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延后在其輸出 端輸出低電平，所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上 升延遲后在其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延后在 其輸出端輸出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平后，要恢復到能 產生上升延遲的電路狀態需要一恢復時間；所述觸發器的輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復時 間之和。所述觸發器可以為D觸發器。所述觸發器可以為上升沿觸發或下降沿觸發。本專利技術的脈沖產生電路，將輸入信號輸入到觸發器的時鐘控制端，利用觸發器的 沿觸發(上升沿或下降沿)得到脈沖信號的一個沿，這個沿再經過延遲電路產生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發器，并將觸發器清零或置位，由此得到脈沖信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈沖的寬度，實現簡單，產生的 脈沖精確，且同時可以產生兩個脈沖。附圖說明下面結合附圖和具體實施方式對本專利技術作進一步的詳細說明。圖1是本專利技術的脈沖產生電路一實施例結構示意3圖2是本專利技術的脈沖產生電路一實施例脈沖產生波形圖。 具體實施例方式本專利技術的脈沖產生電路一實施例如圖1所示。包括一 D觸發器DFF、一延遲電路 DELAY、一邏輯或門OR、第一緩沖器BUF1、第二緩沖器BUF2 ；所述D觸發器DFF的數據輸入 端D接電源電壓vpwr，時鐘控制端CP接輸入信號in，數據輸出端Q接所述延遲電路DELAY 的輸入端IN和第一緩沖器BUFl的輸入端，所述延遲電路DELAY的清零端CLR接清零信號 clr，輸出端OUT接第二緩沖器BUF2的輸入端和或門OR的一輸入端，或門OR的另一輸入端 接清零信號clr，輸出端接所述D觸發器DFF的清零端CLR。所述延遲電路DELAY，當其輸入端由低電平變為高電平時，產生上升延遲 tpulsel，遲延上升延遲tpulsel后在其輸出端輸出高電平，當其輸入端由高電平變為低電 平時，遲延下降遲延tpulSe2后在其輸出端輸出低電平，所述延遲電路DELAY遲延下降遲 延tpulSe2在其輸出端輸出低電平后，要恢復到能產生上升延遲tpulsel的電路狀態需要 一恢復時間trc ；所述D觸發器DFF的輸入信號in的周期tcyc大于或等于延遲電路DELAY上升延 遲 tpulsel、下降延遲 tpulse2 禾口恢復時間 trc 之禾口(tcyc ^ tpulsel+tpulse2+trc)。電路工作原理如圖2所示假設輸入信號in的周期為tcyc，第一個周期tcycl輸入信號的高電平vpwr寬度 為twhl，第二個周期tcyc2輸入信號的高電平vpwr寬度為twh2，低電平的值為零。這里以 輸入信號in的上升沿觸發為例進行說明。1)在輸入信號in第一個周期上升沿到來之前，先施加清零信號clr進行一下清零 動作以穩定電路各點的狀態，清零之后，D觸發器DFF數據輸出端Q輸出信號dff_out，延遲 電路DELAY輸出端OUT輸出信號dl_out，第一緩沖器BUFl的輸出信號outl和第二緩沖器 BUF2的輸出信號out2都被置零。2)清零之后，輸入信號in的上升沿到來，觸發D觸發器DFF的數據輸入端D的數 據，即vpwr，所以D觸發器DFF的數據輸出端Q的輸出信號dff_out變為高電平，相應第一 緩沖器BUFl的輸出信號outl也變為高電平，同時D觸發器DFF的數據輸出端Q的輸出信 號dff_out經過延遲電路DELAY的上升遲延tpulsel，延遲電路DELAY的輸出端的輸出信號 dl_out變高電平，相應第二緩沖器的輸出信號out2也變為高電平，D觸發器DFF的數據輸 出端Q的輸出信號dl_out變高電平之后經過一個或門使該或門的輸出信號reset變高電 平，使此時D觸發器DFF的數據輸出端Q的輸出信號dff_out被復位到低電平，接下來第一 緩沖器的輸出信號outl也變為低電平，這樣就產生了一個脈沖寬度為上升遲延tpulsel的 脈沖信號。3)第一緩沖器的輸出信號outl的脈沖信號產生之后，D觸發器DFF的數據輸出 端Q的輸出信號dff_out為低電平，經過延遲電路DELAY的下降遲延tpulSe2后，延遲電路 DELAY的輸出信號dl_out變低，相應第二緩沖器的輸出信號out2也變為低電平，這樣又產 生了一個脈沖寬度為下降遲延tpulSe2的脈沖信號。4)第二緩沖器的輸出信號out2的脈沖信號產生之后，需要等待一個恢復時間 trc，使延遲電路DELAY的中間信號恢復到第一個周期之前的狀態，再開始第二個周期的脈 沖產生。這樣輸入信號的第二個上升沿到來之后，經過和第一個周期同樣的過程，就會產生和第一個周期相同脈沖寬度的脈沖。5)依此類推，重復步驟2) 4)，只要保證輸入信號的周期大于或等 于延遲電路DELAY上升延遲tpulsel、下降延遲tpulse2和恢復時間trc之和 (tcyc彡tpulsel+tpulse2+trc)，就能連續產生分別具有相同脈沖寬度(tpulsel/ tpulse2)的兩個脈沖信號。并且可以看到，即使輸入信號的第一個周期tcycl高電平寬度twhl和第二個周期 tcyc2高電平寬度twh2不相等，也不影響脈沖信號的產生。這是因為在輸入信號in的下 降沿到來時，D觸發器DFF處于保持狀態，不影響D觸發器DFF的數據輸出端Q的輸出信號 dff_out，從而也就不會影響第一緩沖器的輸出信號outl和第二緩沖器的輸出信號out2。上述實施例是利用D觸發器實現沿觸發，但實現沿觸發不限于D觸發器，本領域技 術人員公知，采用其他觸發器同樣可以實現沿觸發。圖2所示為利用上升沿進行觸發器的 觸發，本領域技術人員公知，采用下降沿進行觸發器的觸發亦可。本專利技術的脈沖產生電路，將輸入信號輸入到觸發器的時鐘控制端，利用觸發器的 沿觸發(上升沿或下降沿)得到脈沖信號的一個沿，這個沿再經過延遲電路產生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發器，并將觸發器清零或置位，由此得到脈沖信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈沖的寬度，實現簡單，產生的 脈沖精確，且同時可以產本文檔來自技高網...

【技術保護點】
１．一種脈沖產生電路，其特征在于，包括一觸發器、一延遲電路、一或門、第一緩沖器、第二緩沖器；所述觸發器的數據輸入端接電源電壓，時鐘控制端接輸入信號，數據輸出端接所述延遲電路的輸入端和第一緩沖器的輸入端，所述延遲電路的清零端接清零信號，輸出端接第二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述觸發器的清零端；所述延遲電路，當其輸入端由低電平變為高電平時，產生上升延遲，遲延上升延遲后在其輸出端輸出高電平，當其輸入端由高電平變為低電平時，遲延下降遲延后在其輸出端輸出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平后，要恢復到能產生上升延遲的電路狀態需要一恢復時間；所述觸發器的輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復時間之和。

【技術特征摘要】

【專利技術屬性】
技術研發人員：陳瑞欣，
申請(專利權)人：上海華虹NEC電子有限公司，
類型：發明
國別省市：31