去耦控制電路及半導(dǎo)體電路制造技術(shù)

一種去耦控制電路及半導(dǎo)體電路，去耦控制電路包括：第一電源端和第二電源端；控制信號(hào)產(chǎn)生電路，根據(jù)第一電源端的第一電源電壓與參考電壓進(jìn)行比較，輸出第一使能信號(hào)和第二使能信號(hào)；第一去耦電容和第一通路開(kāi)關(guān)串聯(lián)于第一電源端和第二電源端之間；第一通路開(kāi)關(guān)受第一使能信號(hào)控制；第二電容和第二通路開(kāi)關(guān)串聯(lián)于第一電源端和第二電源端之間；第二通路開(kāi)關(guān)受第二使能信號(hào)控制；第三通路開(kāi)關(guān)位于第一去耦電容和第二去耦電容之間；第三通路開(kāi)關(guān)受第一使能信號(hào)和第二使能信號(hào)控制。本發(fā)明專(zhuān)利技術(shù)設(shè)置至少兩個(gè)去耦電容和多個(gè)通路開(kāi)關(guān)，通過(guò)兩個(gè)去耦電容串聯(lián)和/或并聯(lián)，能適用于不同大小電源電壓的狀況，確保了去耦控制電路的去耦效率和靈敏度。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專(zhuān)利技術(shù)涉及半導(dǎo)體
，尤其涉及一種去耦控制電路及半導(dǎo)體電路。
技術(shù)介紹
近年，伴隨數(shù)字電路的高速化與高功能化，半導(dǎo)體集成電路的高速化與高集成化取得進(jìn)展。隨著半導(dǎo)體集成電路的高速化與高集成化使芯片的耗電增大，由此出現(xiàn)電源電壓下降的問(wèn)題，因電源電壓下降而出現(xiàn)晶體管的動(dòng)作速度降低且電路的動(dòng)作頻率下降，或者隨著電源電壓的下降引起噪音容限降低且數(shù)據(jù)的鎖存失敗等，易出現(xiàn)電路誤操作的問(wèn)題。因此，為提高半導(dǎo)體集成電路的速度與電路動(dòng)作的穩(wěn)定性，一般是在高速的半導(dǎo)體集成電路中在電路的兩電源端墊間(即電源和接地之間)接置去耦電容，常見(jiàn)地，所述去耦電容一般采用的是金屬氧化物半導(dǎo)體電容。請(qǐng)參考圖1，圖1是顯示具有去耦電容110的去耦控制電路100的方框圖。去耦電容Iio是用于保護(hù)子電路120免受由電源墊(例如VDD)產(chǎn)生的上述電壓降及噪音的影響。 例如，如果去耦電容110是金屬氧化物半導(dǎo)體電容，去耦電容110的柵極耦接至一個(gè)電源墊 (例如VDD)，去耦電容110的源極與漏極均耦接至另一個(gè)電源墊(例如VSS)。通過(guò)將去耦電容110應(yīng)用于去耦控制電路100中，當(dāng)子電路120附近存在電壓降， 去耦電容110可迅速補(bǔ)償此非預(yù)期的電壓降，以保護(hù)子電路120，使其免受影響。另外，去耦電容110進(jìn)一步保護(hù)子電路120，使其遠(yuǎn)離非預(yù)期的電源噪音(power noise)。為滿足最高電壓的可靠性要求，去耦電容采用具有柵極氧化層較厚的金屬氧化物半導(dǎo)體電容。隨著柵極氧化層厚度增大、單位面積的電容下降、電容整體面積增大，會(huì)占用更多的去耦控制電路的區(qū)域，并在去耦控制電路中引起較大的動(dòng)態(tài)電壓降，靈敏度較差。另一方面，為增加在低電壓下的去耦效率和靈敏度，采用具有柵極氧化層較薄的金屬氧化物半導(dǎo)體電容，但較薄的柵極氧化層，將導(dǎo)致去耦控制電路中過(guò)度的非預(yù)期的漏電流，使電路效能劣化。
技術(shù)實(shí)現(xiàn)思路
本專(zhuān)利技術(shù)解決的問(wèn)題是現(xiàn)有去耦控制電路采用柵極氧化層厚度較厚的去耦電容占用面積、去耦效率較低、引起較大的動(dòng)態(tài)電壓降而使靈敏度較差或者采用柵極氧化層厚度較薄的去耦電易導(dǎo)致去耦控制電路中過(guò)度的非預(yù)期的漏電流，使電路效能劣化的問(wèn)題。為解決上述問(wèn)題，本專(zhuān)利技術(shù)一方面提供一種去耦控制電路，包括連接至第一電源電壓的第一電源端和連接至第二電源電壓的第二電源端；控制信號(hào)產(chǎn)生電路，與所述第一電源端連接，用于將所述第一電源端的第一電源電壓與參考電壓進(jìn)行比較，并根據(jù)所述比較結(jié)果確定所輸出的第一使能信號(hào)和第二使能信號(hào)的值，所述第一使能信號(hào)與所述第二使能信號(hào)互為反相；去耦電路，包括具有第一去耦電容和第一通路開(kāi)關(guān)的第一去耦支路、具有第二去耦電容和第二通路開(kāi)關(guān)的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開(kāi)關(guān)；所述第一去耦電容和所述第一通路開(kāi)關(guān)串聯(lián)于所述第一電源端和所述第二電源端之間，所述第一通路開(kāi)關(guān)受所述第一使能信號(hào)控制來(lái)實(shí)現(xiàn)通斷；所述第二去耦電容和所述第二通路開(kāi)關(guān)串聯(lián)于所述第一電源端和所述第二電源端之間，所述第二通路開(kāi)關(guān)受所述第二使能信號(hào)控制來(lái)實(shí)現(xiàn)通斷；所述第三通路開(kāi)關(guān)與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接，所述第三通路開(kāi)關(guān)受所述第一使能信號(hào)和所述第二使能信號(hào)控制來(lái)實(shí)現(xiàn)所述第一去耦電容和所述第二去耦電容的通斷。可選地，所述去耦控制電路還包括濾波單元，所述濾波單元用于對(duì)所述第一電源端的第一電源電壓進(jìn)行濾波后輸出至所述控制信號(hào)產(chǎn)生電路。可選地，所述濾波單元為RC濾波電路，包括第一電阻、第二電阻和電容，所述第一電阻的第一端與所述第一電源端連接，所述第一電阻的第二端與所述第二電阻的第一端連接，所述第二電阻的第二端與所述第二電源端連接，所述電容的第一端與所述第一電阻的第二端和所述第二電阻的第一端連接，所述電容的第二端與所述第二電源端連接，所述第一電阻的第二端和所述第二電阻的第一端的連接處作為濾波信號(hào)的輸出端。可選地，所述控制信號(hào)產(chǎn)生電路包括比較器，所述比較器的第一輸入端與所述濾波單元的輸出端連接，所述比較器的第二輸入端與參考電壓連接，所述比較器的第一輸出端輸出第一使能信號(hào)，所述比較器的第二輸出端輸出第二使能信號(hào)；在所述第一輸入端的電壓大于所述第二輸入端的電壓時(shí)，所述第一輸出端輸出低電平的第一使能信號(hào)，所述第二輸出端輸出高電平的第二使能信號(hào)；在所述第一輸入端的電壓低于所述第二輸入端的電壓時(shí)，所述第一輸出端輸出高電平的第一使能信號(hào)，所述第二輸出端輸出低電平的第二使能信號(hào)。可選地，所述第一去耦電容為MOS管電容，所述第一通路開(kāi)關(guān)為NMOS晶體管；作為第一去耦電容的所述MOS管電容的柵極與第一電源端連接，作為第一去耦電容的所述MOS 管電容的源、漏極與所述第三通路開(kāi)關(guān)和所述NMOS晶體管的漏極連接，所述NMOS晶體管的柵極接收第一使能信號(hào)，所述NMOS晶體管的源極與所述第二電源端連接。可選地，所述第二通路開(kāi)關(guān)為PMOS晶體管，所述第二去耦電容為MOS管電容；所述 PMOS晶體管的柵極接收第二使能信號(hào)，所述PMOS晶體管的源極與所述第一電源端連接，所述PMOS晶體管的漏極與作為第二去耦電容的所述MOS管電容的柵極和所述第三通路開(kāi)關(guān)連接，作為第二去耦電容的所述MOS管電容的源、漏極與所述第二電源端連接。可選地，所述第三通路開(kāi)關(guān)為CMOS傳輸門(mén)，包括對(duì)稱(chēng)設(shè)置的NMOS晶體管和PMOS 晶體管，所述CMOS傳輸門(mén)的兩端分別與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接。可選地，第一電源電壓為電源電壓，所述第二電源電壓為接地電壓。本專(zhuān)利技術(shù)另一方面還提供一種包括上述去耦控制電路的半導(dǎo)體電路，所述半導(dǎo)體電路還包括邏輯電路，所述邏輯電路位于所述第一電源端和所述第二電源端之間。與現(xiàn)有技術(shù)相比，本專(zhuān)利技術(shù)具有以下優(yōu)點(diǎn)設(shè)置了至少兩個(gè)去耦電容以及多個(gè)通路開(kāi)關(guān)，這樣就可以根據(jù)電源電壓的大小控制通路開(kāi)關(guān)的開(kāi)通和/或關(guān)斷，進(jìn)而實(shí)現(xiàn)所述兩個(gè)去耦電容的串聯(lián)(在電源電壓較高時(shí))或并聯(lián)(在電源電壓較低時(shí))，使得所述去耦控制電路能適用于不同電源電壓的狀況，確保了去耦控制電路的去耦效率和靈敏度。附圖說(shuō)明圖1顯示了現(xiàn)有技術(shù)中具有去耦電容的去耦控制電路的電路示意圖；圖2顯示了本專(zhuān)利技術(shù)半導(dǎo)體電路中的去耦控制電路在一實(shí)施方式中的示意圖；圖3顯示了圖2所示的去耦控制電路在一具體實(shí)施例中的電路示意圖。具體實(shí)施例方式為使本專(zhuān)利技術(shù)的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本專(zhuān)利技術(shù)的具體實(shí)施方式做詳細(xì)的說(shuō)明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本專(zhuān)利技術(shù)，但是本專(zhuān)利技術(shù)還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施，因此本專(zhuān)利技術(shù)不受下面公開(kāi)的具體實(shí)施例的限制。正如
技術(shù)介紹
部分所述，現(xiàn)有技術(shù)中去耦控制電路中，采用柵極氧化層厚度較厚的去耦電容占用面積、去耦效率較低、引起較大的動(dòng)態(tài)電壓降而使靈敏度較差；或者采用柵極氧化層厚度較薄的去耦電容不能適用于較大的電源電壓、易導(dǎo)致去耦控制電路中過(guò)度的非預(yù)期的漏電流，使電路效能劣化的問(wèn)題。針對(duì)上述問(wèn)題，本專(zhuān)利技術(shù)提供一種半導(dǎo)體電路，所述半導(dǎo)體電路位于半導(dǎo)體器件上， 包括邏輯電路以及用于保護(hù)所述邏輯電路的去耦控制電路。參考圖2，其顯示了本專(zhuān)利技術(shù)半導(dǎo)體電路中的去耦控制電路在一實(shí)施方式中的示意圖。如圖2所示，所述去耦控制電路包括連接至第一電源電壓Vl的第一電源端、連接至第二電源電壓V本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
１．一種去耦控制電路，其特征在于，包括：連接至第一電源電壓的第一電源端和連接至第二電源電壓的第二電源端；控制信號(hào)產(chǎn)生電路，與所述第一電源端連接，用于將所述第一電源端的第一電源電壓與參考電壓進(jìn)行比較，并根據(jù)所述比較結(jié)果確定所輸出的第一使能信號(hào)和第二使能信號(hào)的值，所述第一使能信號(hào)與所述第二使能信號(hào)互為反相；去耦電路，包括具有第一去耦電容和第一通路開(kāi)關(guān)的第一去耦支路、具有第二去耦電容和第二通路開(kāi)關(guān)的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開(kāi)關(guān)；所述第一去耦電容和所述第一通路開(kāi)關(guān)串聯(lián)于所述第一電源端和所述第二電源端之間，所述第一通路開(kāi)關(guān)受所述第一使能信號(hào)控制來(lái)實(shí)現(xiàn)通斷；所述第二去耦電容和所述第二通路開(kāi)關(guān)串聯(lián)于所述第一電源端和所述第二電源端之間，所述第二通路開(kāi)關(guān)受所述第二使能信號(hào)控制來(lái)實(shí)現(xiàn)通斷；所述第三通路開(kāi)關(guān)與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接，所述第三通路開(kāi)關(guān)受所述第一使能信號(hào)和所述第二使能信號(hào)控制來(lái)實(shí)現(xiàn)所述第一去耦電容和所述第二去耦電容的通斷。

【技術(shù)特征摘要】

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：楊光軍，
申請(qǐng)(專(zhuān)利權(quán))人：上海宏力半導(dǎo)體制造有限公司，
類(lèi)型：發(fā)明
國(guó)別省市：31