一種小數分頻頻率合成器制造技術

本發明專利技術提供一種能有效抑制整數邊緣雜散的一種小數分頻頻率合成器。將參考信號分頻輸出單元、VCO分頻輸出單元、Δ-∑調制器以及鑒相器均集成在一塊集成電路上，可以有效的減小外部噪聲的干擾。從參考時鐘單元輸入至集成電路的LVDS線和鑒相器輸出集成電路的LVDS線呈90度的布局，以及從鑒相器輸出集成電路的LVDS線和VCO輸入至集成電路的LVDS線呈90度的布局，這樣做能夠最大限度地減小參考時鐘的高次諧波跟VCO輸出頻率的交調機會，從而提高對整數邊緣雜散的抑制程度。并且，采用低電壓的LVDS線來傳輸參考時鐘信號與VCO輸出信號，傳輸的信號幅度小，即使兩信號產生交調，其交調干擾的功率也很小，幾乎可以忽略。

【技術實現步驟摘要】

本專利技術涉及頻率合成技術，特別涉及小數頻率合成技術。
技術介紹
在無線通信系統和電子測量測試系統中，都需要高速振蕩的射頻信號來實現調制解調。隨著通信系統的愈加復雜和越來越多的無線電磁譜干擾，系統對信號源的指標提出了更高的要求。信號源的穩定度、相位噪聲以及變頻時間都會直接影響系統的性能。例如在雷達系統中，頻率源相位噪聲的惡化將會直接導致目標的分辨率下降。同時，雷達不間斷的快速掃描又需要頻率源能提供很高的切換速度。如何在通信系統中提供高質量的信號源， 便成了頻率合成領域研究的重點。鎖相環式頻率合成器是當前頻率合成應用最廣泛的技術。在鎖相式頻率合成技術中，如果采用整數分頻鎖相環，則輸出頻率步進為參考頻率值。如果需要比較小的頻率步進，就必須減小參考頻率。然而，這種做法是以犧牲帶內相位噪聲的指標為代價的。同樣的， 如果增大參考頻率值，帶內相位噪聲會得到改善，但是卻無法得到較小的頻率步進。因此， 小步進和低相噪在整數鎖相式頻率合成器設計中是相互制約的兩個指標。小數分頻頻率合成技術正是為了解決上述問題而被提出的，它采用不斷變化的分頻比來實現小數分頻。這樣，頻率合成器的輸出頻率可以按輸入參考頻率的分數倍變化，即使采取比較大的參考頻率，也可以實現比參考頻率更小的步進。1993年， Δ-Σ (Delta-sigma)調制技術運用到小數分頻領域當中。隨著大規模集成電路的發展，基于Δ-Σ調制技術的小數分頻器被廣泛應用。由于受到集成電路容量的限制，現有的商用小數分頻芯片中Δ- Σ調制器的位數無法做到很高，理論上位數越高，頻率精度越高。在相同位數的情況下，如能更好地抑制頻率合成器的輸出雜散，減低噪聲干擾，就能提高輸出頻譜純度，從而提高頻率精度。其中整數邊緣雜散是小數分頻頻率合成器輸出雜散中的一種。而整數邊緣雜散產生的主要原因是參考時鐘的高次諧波跟VCO(壓控振蕩器)輸出頻率的交調。
技術實現思路
本專利技術所要解決的技術問題是，提供一種能有效抑制整數邊緣雜散的頻率合成ο本專利技術為解決上述技術問題所采用的技術方案是，一種小數分頻頻率合成器，包括參考時鐘單元、模擬濾波器、VCO輸出單元、控制接口單元、輸入全局時鐘緩沖單元、輸出全局時鐘緩沖單元、參考信號分頻輸出單元、VCO分頻輸出單元、分頻比輸出單元；控制接口單元與分頻比輸出單元相連，分頻比輸出單元與VCO分頻輸出單元相連，參考信號分頻輸出單元與鑒相器的一個輸入端相連，VCO分頻輸出單元與鑒相器的另一個輸入端相連； 參考信號分頻輸出單元與一輸入全局時鐘緩沖單元相連，鑒相器與輸出全局時鐘緩沖單元相連，VCO分頻輸出單元與另一輸入全局時鐘緩沖單元相連，其特征在于，還包括參考時鐘單元側LVDS收發單元、模擬濾波器側LVDS收發單元、VCO輸出單元側LVDS收發單元；所分頻比輸出單元、輸入全局時鐘緩沖單元、輸出全局時鐘緩沖單元、參考信號分頻輸出單元、 VCO分頻輸出單元、鑒相器單元內置于在一塊集成電路中；所述輸入全局時鐘緩沖單元包括參考信號分頻輸出單元側差分輸入全局時鐘緩沖單元、VCO分頻輸出單元側差分輸入全局時鐘緩沖單元，所述輸出全局時鐘緩沖單元為鑒相器側差分輸出全局時鐘緩沖單元；參考時鐘單元側LVDS收發單元與參考信號分頻輸出單元側差分輸入全局時鐘緩沖單元之間、模擬濾波器側LVDS收發單元與鑒相器側差分輸出全局時鐘緩沖單元之間、 VCO輸出單元側LVDS收發單元與VCO分頻輸出單元側差分輸入全局時鐘緩沖單元之間均采用兩條低電壓的LVDS線來傳輸信號，且參考時鐘單元側LVDS線與鑒相器側LVDS線呈垂直布局，VCO輸出單元側LVDS線與鑒相器側LVDS線呈垂直布局。本專利技術將參考信號分頻輸出單元、VCO分頻輸出單元、Δ- Σ調制器以及鑒相器均集成在一塊集成電路上，可以有效的減小外部噪聲的干擾。從參考時鐘單元輸入至集成電路的LVDS線和鑒相器輸出集成電路的LVDS線呈90度的布局，以及從鑒相器輸出集成電路的LVDS線和VCO輸入至集成電路的LVDS線呈90度的布局，這樣做能夠最大限度地減小參考時鐘的高次諧波跟VCO輸出頻率的交調機會，從而提高對整數邊緣雜散的抑制程度。并且，采用低電壓的LVDS線來傳輸參考時鐘信號與VCO輸出信號，傳輸的信號幅度小，即使兩信號產生交調，其交調干擾的功率也很小，幾乎可以忽略。為了進一步的減少噪聲，所述參考信號分頻輸出單元包括參考信號分頻器、參考信號分頻器側全局時鐘緩沖單元；所述VCO分頻輸出單元包括VCO分頻器、VCO分頻器側全局時鐘緩沖單元；所述分頻比輸出單元包括δ- Σ調制器、Δ- Σ調制器側全局時鐘緩沖單元；所述參考信號分頻器側全局時鐘緩沖單元、VCO分頻器側全局時鐘緩沖單元、Δ - Σ調制器側全局時鐘緩沖單元均為帶有時鐘控制使能端的全局時鐘緩沖，當輸入使能端為高電平時，該全局時鐘緩沖單元才進行信號輸出；參考信號分頻輸出單元側差分輸入全局時鐘緩沖單元的輸出端分別與參考信號分頻器側全局時鐘緩沖單元的輸入端、參考信號分頻器的輸入端相連，參考信號分頻器的輸出端與參考信號分頻器側全局時鐘緩沖單元的使能端相連；參考信號分頻器側全局時鐘緩沖單元的輸出端與鑒相器的輸入端相連；Δ-Σ調制器的輸出端與VCO分頻器的分頻比輸入端相連，VCO分頻器的輸出端與 Δ- Σ調制器側全局時鐘緩沖單元的使能端相連，Δ- Σ調制器側全局時鐘緩沖單元的輸出端與Δ-Σ調制器的控制時鐘輸入端相連，Δ- Σ調制器側全局時鐘緩沖單元的輸入端與VCO分頻輸出單元側輸入全局時鐘緩沖單元的輸出端相連；VCO分頻輸出單元側差分輸入全局時鐘緩沖單元的輸出端分別與VCO分頻器側全局時鐘緩沖單元的輸入端、VCO分頻器的輸入端相連，VCO分頻器的輸出端與VCO分頻器側全局時鐘緩沖單元的使能端相連；VCO分頻器側全局時鐘緩沖單元的輸出端與鑒相器的輸入端相連。通過帶有時鐘控制使能端的全局時鐘緩沖的使用，使得鑒相器在大部分的時鐘周期處于靜止狀態，僅在分頻器有信號輸出是才觸發鑒相器，從而減少數字電路噪聲。本專利技術的有益效果是，能有效抑制小數分頻頻率合成器的輸出雜散，減小噪聲，改善小數分頻頻率合成器輸出的頻譜純度。 附圖說明圖1是本專利技術實施例提供的小數分頻頻率合成器結構框圖。圖2是本專利技術實施例提供的Δ- Σ調制器結構框圖。圖3是本專利技術實施例的實測相位噪聲示意圖。具體實施例方式如圖1所示，一種小數分頻頻率合成器包括內置有LVDS收發單元的參考時鐘單元10、模擬濾波器80、作為模擬濾波器側LVDS收發單元的鑒相輸出轉換器32、包括了壓控振蕩器21與電阻功分器22的VCO輸出單元、作為VCO輸出單元側LVDS收發單元的VCO 高速比較器31、控制接口單元90以及一個內置有參考時鐘單元側的差分輸入全局時鐘緩沖單元(IBUFGDS)61、包括了參考信號分頻器51以及帶有時鐘使能端的全局時鐘緩沖單元 (BUFGCE)62的參考信號分頻輸出單元、鑒相器70、鑒相器側的差分輸出全局時鐘緩沖單元 (0BUFGDS) 66、包括了 VCO分頻器52以及VCO分頻器側BUFGCE63的VCO分頻輸出單元、VCO 輸出單元側的IBUFGDS64、包括了 Δ - Σ調制器40以及Δ - Σ調制器側的BUFGCE65的一塊 FPGA (現場可編程門陣本文檔來自技高網...

【技術保護點】
１．一種小數分頻頻率合成器，包括參考時鐘單元、模擬濾波器、ＶＣＯ輸出單元、控制接口單元、輸入全局時鐘緩沖單元、輸出全局時鐘緩沖單元、參考信號分頻輸出單元、ＶＣＯ分頻輸出單元、分頻比輸出單元，其特征在于，還包括參考時鐘單元側ＬＶＤＳ收發單元、模擬濾波器側ＬＶＤＳ收發單元、ＶＣＯ輸出單元側ＬＶＤＳ收發單元；所分輸入全局時鐘緩沖單元、輸出全局時鐘緩沖單元、參考信號分頻輸出單元、頻比輸出單元、ＶＣＯ分頻輸出單元、鑒相器單元內置于在一塊集成電路中；所述輸入全局時鐘緩沖單元包括參考信號分頻輸出單元側差分輸入全局時鐘緩沖單元、ＶＣＯ分頻輸出單元側差分輸入全局時鐘緩沖單元，所述輸出全局時鐘緩沖單元為鑒相器側差分輸出全局時鐘緩沖單元；參考時鐘單元側ＬＶＤＳ收發單元與參考信號分頻輸出單元側差分輸入全局時鐘緩沖單元之間、模擬濾波器側ＬＶＤＳ收發單元與鑒相器側差分輸出全局時鐘緩沖單元之間、ＶＣＯ輸出單元側ＬＶＤＳ收發單元與ＶＣＯ分頻輸出單元側差分輸入全局時鐘緩沖單元之間均采用兩條低電壓的ＬＶＤＳ線來傳輸信號，且參考時鐘單元側ＬＶＤＳ線與鑒相器側ＬＶＤＳ線呈垂直布局，ＶＣＯ輸出單元側ＬＶＤＳ線與鑒相器側ＬＶＤＳ線呈垂直布局。...

【技術特征摘要】

【專利技術屬性】
技術研發人員：何松柏，張渤海，杜冰，游飛，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：90