用于數據路徑的時鐘樹結構及具有其的存儲器制造技術

本發明專利技術提出一種用于數據路徑的時鐘樹結構及具有其的存儲器，該時鐘樹結構包括多個數據發送端；多個第一FIFO單元，每個第一FIFO單元的輸入均與一個數據發送端相連且輸出均受來自第一時鐘通路的第一時鐘控制；多個第二FIFO單元，每個第二FIFO單元的輸入均與一個第一FIFO單元的輸出相連且輸出均受第二時鐘控制；可編程緩沖器，與多個第二FIFO單元的輸出相連，且受第三時鐘控制，其中，每個第二FIFO單元對應的時鐘路徑與其和可編程緩沖器之間的數據路徑之和均相等以使其輸出的數據同時到達可編程緩沖器。采用本發明專利技術的時鐘樹結構，具有結構簡單且減少時鐘信號互擾的優點，并能夠保證多個發送端數據同時達到編程緩沖器。

【技術實現步驟摘要】

本專利技術涉及存儲器設計及制造
，特別涉及一種用于數據路徑的時鐘樹結構及具有其的存儲器。
技術介紹
隨著集成電路工藝技術進入深亞微米、超深亞微米階段，時鐘信號及時鐘網絡分布的重要性越來越引起人們的關注。對于同步的VLSI系統，電路速度主要受兩個因素影響一是組合邏輯電路部分的最長路徑的延遲；二是同步元件內的最大時鐘偏差。在深亞微米階段，組合邏輯電路的開關速度提高，時鐘偏差成為影響電路性能的制約因素。不合理的控制時鐘偏差，不僅會使高速VLSI芯片的性能明顯降低，還可能導致系統的誤操作。并且，由于需要驅動大負載和在高頻開關下工作，時鐘已成為數字集成電路動態功耗的主要來源之一。同時在考慮成本的前提下又希望時鐘網絡越簡單越好，這樣時鐘線占用面積越小，芯片的面積就可以優化。因此，必須合理的布置時鐘網絡來達到使時鐘偏差最小，面積最省。現有的時鐘樹一般采用H樹結構與線平衡結構。如圖1所示，為現有具有16個葉子節點的H型結構的時鐘樹，時鐘CLKIN到每一終端節點的延時是一樣的。這樣當時鐘 CLKIN上升沿或下降沿來到的時候，經過相同時間的延時，時鐘到達負載時如果要輸出的數據已經準備好，數據就可以輸出了。一般使用反向器來增強時鐘驅動能力，保證經過一段時間的延時后，時鐘轉換速率滿足系統要求。這種結構可以保證每一驅動終端時鐘信號的延時是相同的。但是如果在驅動終端很多而同時又要求各個終端數據同時到達可編程緩沖器的情況下，只采用H型結構或線平衡結構則不能滿足數據處理的需要，而且時鐘需要來回很多次，這會造成時鐘信號自身的互擾。
技術實現思路
本專利技術的目的旨在至少解決上述技術缺陷之一。為此，本專利技術的一個目的在于提出一種用于數據路徑的時鐘樹結構，該時鐘樹結構能夠解決目前時鐘樹結構互擾嚴重、且時鐘樹結構復雜的技術缺陷。本專利技術的另一目的在于提出一種具有上述時鐘樹結構的存儲器。為了實現上述目的，本專利技術第一方面實施例提出的用于數據路徑的時鐘樹結構， 包括多個數據發送端；多個第一 FIFO單元，所述多個第一 FIFO單元中的每一個的輸入均與一個數據發送端相連，且所述多個第一 FIFO單元的輸出均受來自第一時鐘通路的第一時鐘控制；多個第二 FIFO單元，所述多個第二 FIFO單元中的每一個的輸入均與一個第一 FIFO單元的輸出相連，且所述多個第二 FIFO單元的輸出均受來自第二時鐘通路的第二時鐘控制；可編程緩沖器，所述可編程緩沖器均與所述多個第二 FIFO單元的輸出相連，且所述可編程緩沖器受第三時鐘控制，其中，對于所述第二 FIFO單元，每個所述第二 FIFO單元對應的第二時鐘通路中的時鐘路徑與所述第二 FIFO單元與所述可編程緩沖器之間的數據路徑之和均相等以使所述多個第二 FIFO單元輸出的數據同時到達所述可編程緩沖器。根據本專利技術實施例的用于數據路徑的時鐘樹結構，充分利用數據通路與時鐘通路之間的關系，通過將各個輸出端和與之對應的輸入端之間的時鐘路徑的延時加上數據路徑的延時相等的設計，從而保證每個數據同時到達所述可編程緩沖器。另外，該時鐘樹結構具有結構簡單、沒有時鐘信號的迂回且減少時鐘信號互擾的優點。第三，本專利技術的時鐘樹結構數據線和時鐘線布局簡單，占用面積越小，因此達到優化芯片的目的，降低了成本。另外，根據本專利技術的用于數據路徑的時鐘樹結構還可以具有如下附加的技術特征在本專利技術的一個實施例中，所述多個第一 FIFO單元均相同。 在本專利技術的一個實施例中，所述多個第二 FIFO單元均相同。在本專利技術的一個實施例中，所述多個數據發送端、所述多個第一 FIFO單元和多個第二 FIFO單元均呈水平排列。根據本專利技術的一個實施例，在所述第一時鐘通路中，所述多個第一 FIFO單元中兩側邊緣的第一 FIFO單元的時鐘路徑最短，所述多個第一 FIFO單元中中間部分的第一 FIFO 單元的時鐘路徑最長，以使所述多個第一 FIFO單元中兩側邊緣的第一 FIFO單元的數據先輸出至對應的第二 FIFO單元。根據本專利技術的一個實施例，所述多個第二 FIFO單元中中間部分的第二 FIFO單元與所述可編程緩沖器之間的數據路徑最短，所述多個第二 FIFO單元中兩側邊緣的第二 FIFO單元與所述可編程緩沖器之間的數據路徑最長根據本專利技術的一個實施例，在所述第二時鐘通路中，所述多個第二 FIFO單元中兩側邊緣的第二 FIFO單元的時鐘路徑最短，所述多個第二 FIFO單元中中間部分的第二 FIFO 單元的時鐘路徑最長，以使所述多個第二 FIFO單元的輸出數據同時到達所述可編程緩沖ο根據本專利技術第二方面實施例的存儲器，包括多個存儲單元；和上述實施例的用于數據路徑的時鐘樹結構。根據本專利技術實施例的存儲器具有結構簡單，易于實現的優點。本專利技術附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本專利技術的實踐了解到。附圖說明本專利技術上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中圖1為現有具有16個葉子節點的H型結構的時鐘樹；圖2為本專利技術實施例的用于數據路徑的時鐘樹結構的結構圖；圖3為本專利技術實施例的用于數據路徑的時鐘樹結構的數據線路和時鐘線路示意圖；圖4為采用本專利技術實施例的時鐘樹結構的數據線路的數據到達時間示意圖；和圖5為采用本專利技術實施例的時鐘樹結構的時鐘線路的時鐘達到時間示意圖。具體實施例方式下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。在本專利技術的描述中，需要理解的是，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性。在本專利技術的描述中，需要說明的是，除非另有明確的規定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以是通過中間媒介間接相連，可以是兩個元件內部的連通。對于本領域的普通技術人員而言，可以具體情況理解上述術語在本專利技術中的具體含義。以下結合附圖2-5首先描述根據本專利技術實施例的用于數據路徑的時鐘樹結構。如圖2所示，為本專利技術實施例的用于數據路徑的時鐘樹結構的結構圖。根據本專利技術實施例的用于數據路徑的時鐘樹結構，包括多個數據發送端110、多個第一 FIFO單元 120、多個第二 FIFO單元130和可編程緩沖器140。其中，所述多個第一 FIFO單元110中的每一個的輸入均與一個數據發送端110相連，且所述多個第一 FIFO單元120的輸出均受來自第一時鐘通路的第一時鐘控制(如圖2 所示的第一時鐘CLK3)。所述多個第二 FIFO單元130中的每一個的輸入均與一個第一 FIFO 單元120的輸出相連，且所述多個第二 FIFO單元130的輸出均受來自第二時鐘通路的第二時鐘控制(如圖2所示的第二時鐘CLK1)。所述可編程緩沖器140均與所述多個第二 FIFO 單元130的輸出相連，且所述可編程緩沖器140受第三時鐘控制(圖2所示的CLI^)。其中，對于所述第二 FIFO單元130，每個所述第二 FIFO單元130對應的第二時鐘通路中的時本文檔來自技高網...

【技術保護點】
１．一種用于數據路徑的時鐘樹結構，其特征在于，包括：多個數據發送端；多個第一ＦＩＦＯ單元，所述多個第一ＦＩＦＯ單元中的每一個的輸入均與一個數據發送端相連，且所述多個第一ＦＩＦＯ單元的輸出均受來自第一時鐘通路的第一時鐘控制；多個第二ＦＩＦＯ單元，所述多個第二ＦＩＦＯ單元中的每一個的輸入均與一個第一ＦＩＦＯ單元的輸出相連，且所述多個第二ＦＩＦＯ單元的輸出均受來自第二時鐘通路的第二時鐘控制；可編程緩沖器，所述可編程緩沖器均與所述多個第二ＦＩＦＯ單元的輸出相連，且所述可編程緩沖器受第三時鐘控制，其中，對于所述第二ＦＩＦＯ單元，每個所述第二ＦＩＦＯ單元對應的第二時鐘通路中的時鐘路徑與所述第二ＦＩＦＯ單元與所述可編程緩沖器之間的數據路徑之和均相等以使所述多個第二ＦＩＦＯ單元輸出的數據同時到達所述可編程緩沖器。

【技術特征摘要】

【專利技術屬性】
技術研發人員：周忠玲，黃崇禮，
申請(專利權)人：北京時代全芯科技有限公司，
類型：發明
國別省市：11