本發明專利技術公布了一種半導體器件的柵介質層陷阱密度和位置的測試方法。所述測試方法利用泄漏通路產生的柵泄漏電流來測試小面積(有效溝道面積小于0.5平方微米)半導體器件柵介質層中陷阱密度和二維的陷阱位置。本發明專利技術尤其適用于超小面積器件(有效溝道面積小于0.05平方微米)的測試。本方法可以得出柵介質在不同材料、不同工藝情況下的陷阱分布情況；本方法要求設備簡單，測試結構簡單，測試成本低廉；且測試快速，在短時間內即可得到器件柵介質陷阱分布，適于大批量自動測試非常適用于超小半導體器件制造過程中的工藝監控和成品質量檢測。
【技術實現步驟摘要】
本專利技術涉及半導體器件的可靠性測試方法，特別涉及一種利用泄漏通路提供的柵泄漏電流(gate current through percolation paths)來測試半導體器件柵介質層中陷阱密度和陷阱位置的方法。
技術介紹
半導體器件是制造電子產品的重要元件。半導體器件的更新換代推進了半導體技術的發展和半導體工業的進步，特別是對中央處理器CPU和存儲器的性能提升。從上世紀末開始，芯片制造工藝發展十分迅速，先后從微米級別，一直發展到今天小于32nm的技術。在光刻技術提升有限，且先進光刻技術無法達到批量生產目的的背景下，不斷減小最小圖形實現能力意味著成本的不斷提高和成品率的下降。目前，以32nm平面管工藝為例，該技術接近了工藝的極限，會引入各種嚴重的短溝道效應，同時致使器件的關態電流增大、跨導減小等。在一個新工藝投入使用時，這種工藝所制造的半導體器件的柵介質可靠性測試是十分重要的課題。半導體器件柵介質層中的電子、空穴陷阱，即某些懸掛鍵或者說是缺陷，會導致器件的閾值電壓漂移，開態電流減小，產生嚴重的負/正偏壓溫度不穩定性 (NBTI/PBTI)，同時增大柵漏電流，降低了器件的使用可靠性和使用壽命，因此針對介質層中的陷阱的研究測試可以為器件制造提供優化方案，同時針對陷阱的可靠性測試也是表征器件工作壽命的重要方式之一。針對傳統平面管器件的較為準確的陷阱測試方法主要是電荷泵測試，這種測試無法用于面積超小的半導體器件；而新型的器件，例如32nm體硅工藝器件，只有不足0. 002平方微米的有效溝道面積。換句話說，在先進的工藝條件下，每個半導體器件所有的陷阱個數少了，如果采用針對傳統平面管器件的電荷泵測試，測試只能在相對大一些的器件上進行， 無法代表超小器件內陷阱的真實狀況，且對超小器件直接進行電荷泵測試的話，測試結果將有很大的誤差，所以經典的電荷泵測試無法應用在目前的新型器件上，尤其是22nm以下的工藝技術。目前，針對超小器件的柵介質陷阱數量/密度/位置的測試，業已成為集成電路制造中關注的焦點問題。
技術實現思路
本專利技術的目的是彌補現有技術的空白，提供一種利用泄漏通路產生的柵泄漏電流 (gate current through percolation paths)來測試超小面積半導體器件柵介質層中陷阱密度和二維的陷阱位置的方法。本專利技術的技術方案如下—種半導體器件的柵介質層陷阱密度和位置的測試方法，所述測試方法利用泄漏通路產生的柵泄漏電流來測試小面積(有效溝道面積小于0.5平方微米)半導體器件柵介質層中陷阱密度和二維的陷阱位置，其特征在于，A.首先，對半導體測試器件進行結構改造如圖1和圖2所示，改造區域包含溝道區，柵介質層，源漏區域，和柵區；將柵區沿四個不同的方向做四端引出，引出端為Al，A2， Bi，B2，這四個端口的末端都連接柵區，所以它們是有互聯關系的；端口 Al，A2沿著溝道方向，端口 B1，B2沿著溝寬方向；B.然后，執行如下步驟1)提取柵介質層中沿溝道方向靠近端口 Al —側的陷阱密度和分布-把兩路測試電壓信號分別接A1，A2端口，讓B1，B2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將A2端口接地，令Al端口電壓為Vl，從Vl開始緩慢改變Al端口的電壓，至V2， 此時Al端為應力端；電壓增加步長為Vstepl ；當所測試半導體器件為η型晶體管時，VI， V2, Vstepl均取正值；當所測試半導體器件為P型晶體管時，VI，V2，Vstep均取負值；-在改變Al端口電壓的時候，監測襯底電流HdI；2)提取柵介質層中沿溝道方向靠近端口 Α2 —側的陷阱密度和分布-把兩路測試電壓信號分別接Α1，Α2端口，讓Β1，Β2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Al端口接地，令Α2端口電壓為V3，從V3開始緩慢改變Α2端口的電壓，至V4， 此時Α2端為應力端；電壓增加步長為Vst印2 ；當所測試半導體器件為η型晶體管時，V3， V4, Vst印2均取負值；當所測試半導體器件為ρ型晶體管時，V3，V4，Vst印2均取正值；-在改變Α2端口電壓的時候，監測襯底電流Λ2；3)提取柵介質層中沿溝寬方向靠近端口 Bl —側的陷阱密度和分布-將兩路測試電壓信號分別接Β1，Β2端口，讓Α1，Α2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Β2端口接地，令Bl端口電壓為V5，從V5開始緩慢改變Bl端口的電壓，至V6， 此時Bl端為應力端；電壓增加步長為Vst印3 ；當所測試半導體器件為η型晶體管時，V5， V6, Vst印3均取正值；當所測試半導體器件為ρ型晶體管時，V5，V6，Vst印3均取負值；-在改變Bl端口電壓的時候，監測襯底電流Λ3；4)提取柵介質層中沿溝寬方向靠近端口 Β2 —側的陷阱密度和分布-將兩路測試電壓信號分別接Β1，Α2端口，讓Β1，Β2端口懸空；半導體器件的源漏懸空，不接任何電信號；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；-將Bl端口接地，令Β2端口電壓為V7，從V7開始緩慢改變Β2端口的電壓，至V8， 此時Β2端為應力端；電壓增加步長為Vst印4 ；當所測試半導體器件為η型晶體管時，V7， V8, Vst印4均取負值；當所測試半導體器件為ρ型晶體管時，V7，V8，Vst印4均取正值；-在改變Β2端口電壓的時候，監測襯底電流Λ4；5)將Λ2拼接在rtl尾部，得到rtL，將Λ4拼接在Λ3尾部，得到rtW，所得的IbL 和HdW中包含了缺陷的信息；禾Ij用這兩個電流HDL和HDW的導數的峰值，計算出半導體器件柵介質中的陷阱密度和二維的陷阱位置分布信息。所述步驟1)中，Vl的取值范圍是0伏特 士0.2伏特；V2的取值范圍是0伏特 士5伏特；Vstepl的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，V3的取值范圍是0伏特 士0.2伏特；V4的取值范圍是0伏特 士5伏特；Vst印2的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，V5的取值范圍是0伏特 士0.2伏特；V6的取值范圍是0伏特 士5伏特；Vst印3的取值范圍是0伏特 士0. 1伏特。所述步驟4)中，V7的取值范圍是0伏特 士0. 2伏特；V8的取值范圍是0伏特 士5伏特；Vst印4的取值范圍是0伏特 士0. 1伏特。所述步驟幻中，計算半導體器件柵介質中的陷阱密度和二維的陷阱位置分布信息的方法如下-利用IbL的導數峰值個數統計出HdL中如圖6(a)或6(b)中的臺階個數N(導數峰值個數等于臺階個數)，每個臺階高度分別設為II，12，13. . . IN，則沿溝道方向陷阱密度的計算公式為NL(x) = IbLXN/(11+12+· ··+IN)，上式中χ = VXL/(V2+V4)，其中V為如圖6所示應力端電壓，L為半導體器件的溝長，X代表沿溝道方向位置；-同理可得，計算沿溝寬方向陷阱密度公式為NW(y) = IbWXM/(Il，+12，+. . . +IM，)，上式中y = VXW/(V6+V8)，其中V本文檔來自技高網...
【技術保護點】
１．一種半導體器件的柵介質層陷阱密度和位置的測試方法，所述測試方法利用泄漏通路產生的柵泄漏電流來測試小面積半導體器件柵介質層中陷阱密度和二維的陷阱位置，其特征在于，Ａ．首先，對半導體測試器件進行結構改造：將柵區沿四個不同的方向做四端引出，引出端為Ａ１，Ａ２，Ｂ１，Ｂ２，這四個端口的末端都連接柵區；端口Ａ１，Ａ２沿著溝道方向，端口Ｂ１，Ｂ２沿著溝寬方向；Ｂ．然后，執行如下步驟：１）提取柵介質層中沿溝道方向靠近端口Ａ１一側的陷阱密度和分布：－把兩路測試電壓信號分別接Ａ１，Ａ２端口，讓Ｂ１，Ｂ２端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；－將Ａ２端口接地，令Ａ１端口電壓為Ｖ１，從Ｖ１開始緩慢改變Ａ１端口的電壓，至Ｖ２，此時Ａ１端為應力端；電壓增加步長為Ｖｓｔｅｐ１；當所測試半導體器件為ｎ型晶體管時，Ｖ１，Ｖ２，Ｖｓｔｅｐ１均取正值；當所測試半導體器件為ｐ型晶體管時，Ｖ１，Ｖ２，Ｖｓｔｅｐ均取負值；－在改變Ａ１端口電壓的時候，監測襯底電流Ｉｂ１；２）提取柵介質層中沿溝道方向靠近端口Ａ２一側的陷阱密度和分布：－把兩路測試電壓信號分別接Ａ１，Ａ２端口，讓Ｂ１，Ｂ２端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；－將Ａ１端口接地，令Ａ２端口電壓為Ｖ３，從Ｖ３開始緩慢改變Ａ２端口的電壓，至Ｖ４，此時Ａ２端為應力端；電壓增加步長為Ｖｓｔｅｐ２；當所測試半導體器件為ｎ型晶體管時，Ｖ３，Ｖ４，Ｖｓｔｅｐ２均取負值；當所測試半導體器件為ｐ型晶體管時，Ｖ３，Ｖ４，Ｖｓｔｅｐ２均取正值；－在改變Ａ２端口電壓的時候，監測襯底電流Ｉｂ２；３）提取柵介質層中沿溝寬方向靠近端口Ｂ１一側的陷阱密度和分布：－將兩路測試電壓信號分別接Ｂ１，Ｂ２端口，讓Ａ１，Ａ２端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；－將Ｂ２端口接地，令Ｂ１端口電壓為Ｖ５，從Ｖ５開始緩慢改變Ｂ１端口的電壓，至Ｖ６，此時Ｂ１端為應力端；電壓增加步長為Ｖｓｔｅｐ３；當所測試半導體器件為ｎ型晶體管時，Ｖ５，Ｖ６，Ｖｓｔｅｐ３均取正值；當所測試半導體器件為ｐ型晶體管時，Ｖ５，Ｖ６，Ｖｓｔｅｐ３均取負值；－在改變Ｂ１端口電壓的時候，監測襯底電流Ｉｂ３；４）提取柵介質層中沿溝寬方向靠近端口Ｂ２一側的陷阱密度和分布：－將兩路測試電壓信號分別接Ｂ１，Ａ２端口，讓Ｂ１，Ｂ２端口懸空；半導體器件的源漏懸空；電流表的一端接半導體器件的襯底，另一端接地，用以測量襯底電流；－將Ｂ１端口接地，令Ｂ２端口電壓為Ｖ７，從Ｖ７開始緩慢改變Ｂ２端口的電壓，至Ｖ８，此時Ｂ２端為應力端；電壓增加步長為Ｖｓｔｅｐ４；當所測試半導體器件為ｎ型晶體管時，Ｖ７，Ｖ８，Ｖｓｔｅｐ４均取負值；當所測試半導體器件為ｐ型晶體管時，Ｖ７，Ｖ８，Ｖｓｔｅｐ４均取正值；－在改變Ｂ２端口電壓的時候，監測襯底電流Ｉｂ４；５）將Ｉｂ２拼接在Ｉｂ１尾部，得到ＩｂＬ，將Ｉｂ４拼接在Ｉｂ３尾部，得到ＩｂＷ，所得的ＩｂＬ和ＩｂＷ中包含了缺陷的信息；利用這兩個電流ＩｂＬ和ＩｂＷ的導數的峰值，計算出半導體器件柵介質中的陷阱密度和二維的陷阱位置分布信息。...
【技術特征摘要】
【專利技術屬性】
技術研發人員：黃如，鄒積彬，劉長澤，王潤聲，樊捷聞，王陽元，
申請(專利權)人：北京大學，
類型：發明
國別省市：11
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