公開了一種存儲器電路，其中包括耦合至虛擬電壓軌的多個存儲器單元。舉例來說，所述多個存儲器單元可以形成ＳＲＡＭ陣列的子陣列。在虛擬電壓軌與電壓供應節點之間可以耦合切換電路，并且可以耦合比較器來將虛擬電壓軌上呈現的電壓電平與參考電壓相比較，由此基于所述比較來提供輸出信號。該切換電路可以被配置成根據所述輸出信號來將虛擬電壓軌電耦合至電壓供應節點。在一些實施例中，切換電路可以使用ＰＭＯＳ晶體管或ＮＭＯＳ晶體管來實現，但是其他實施例也可以使用其他切換電路。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及存儲器電路，尤其涉及控制存儲器電路中的泄漏。
技術介紹
在很多應用中都用到了靜態隨機存取存儲器(SRAM)。此類應用包括高速緩沖存儲器、寄存器文件、緩存器等等。不同于與之相對的動態RAM(DRAM)，SRAM不需要通過周期性刷新來保持其內容。然而，SRAM會受到泄漏電流的影響。SRAM可以用多個存儲器單元實施，其中每一個存儲器單元都被配置成存儲一信息比特。每一個存儲器單元都可以包括多個晶體管。給定的存儲器單元的不同晶體管可以是活動的(即開啟)，以便存儲一信息比特，而其他晶體管則可以是不活動的(即關閉)。 但是，不活動的晶體管仍舊有可能受到其各自的漏極節點與源極節點之間的泄漏電流的影響。盡管存在這樣的泄漏電流，但只要施加電力，SRAM的單元通常還是會保持其內容。然而，將恒定電力應用于SRAM陣列中的單元可能會對總的功耗產生不利影響。
技術實現思路
所公開的是使用動態泄漏控制的存儲器電路的不同實施例。在一個實施例中，存儲器電路包括與虛擬電壓軌相耦合的多個存儲器單元。例如，所述多個存儲器單元可以形成SRAM陣列的子陣列。在虛擬電壓軌與電壓供應節點之間可以耦合切換電路，并且可以耦合比較器來將虛擬電壓軌上呈現的電壓電平與參考電壓相比較，由此基于所述比較來提供輸出信號。該切換電路可以被配置成根據輸出信號來將虛擬電壓軌電耦合到電壓供應節點。在一些實施例中，切換電路可以用PMOS晶體管或NMOS晶體管實施，但是其他實施例也可以使用其他切換電路。此外還公開了一種用于動態控制泄漏的方法。在一個實施例中，該方法包括將虛擬電壓軌上呈現的電壓電平與參考電壓相比較，其中所述虛擬電壓軌與存儲器子陣列相耦合。該方法還包括根據所述比較的結果來提供輸出信號；以及根據該輸出信號來激活切換電路，其中在被激活時，所述切換電路會將虛擬電壓軌上呈現的電壓電平朝著相應電壓供應節點上呈現的電壓電平拉動。附圖說明通過閱讀以下詳細描述以及參考附圖，本專利技術的其他方面將變得清楚，其中圖1是示出了存儲器電路的一個實施例的框圖；圖2是與存儲器子陣列相耦合的泄漏控制電路的一個實施例的示意圖；圖3是存儲器單元的一個實施例的示意圖；圖4是與存儲器子陣列相耦合的泄漏控制電路的另一個實施例的示意圖；圖5是示出了泄漏控制電路的一個實施例的操作的時序圖；圖6是與存儲器子陣列相耦合的泄漏控制電路的另一個實施例的示意4圖7是與存儲器子陣列相耦合的控制電路的另一個實施例的示意圖；圖8是示出了控制電路的另一個實施例的操作的時序圖；圖9是集成電路的一個實施例的框圖；以及圖10是用于控制泄漏的方法的一個實施例的流程圖。盡管本專利技術很容易受到不同修改和替換形式的影響，但在附圖中舉例顯示并且在這里詳細描述了本專利技術的具體實施例。然而應該理解，附圖及其描述并不是為了將本專利技術局限于所公開的特定形式，相反，本專利技術旨在覆蓋落入所附權利要求定義的專利技術實質和范圍以內的所有修改、等同及替代。具體實施例方式圖1是示出了存儲器電路的一個實施例的框圖。在所顯示的實施例中，存儲器電路200包括被組織成多個子陣列202A-202N的存儲器陣列201。子陣列202的確切數量可以隨著實施例的不同而改變。在一些實施例中，存儲器陣列201可以被組織成能被單獨訪問的存儲器組中，其中每一個組都包括子陣列202A-202N中的一個或多個。如下所述，每一個子陣列202A-202N都包括多個存儲器單元，這些存儲器單元可以被排列成行和列。在一個實施例中，存儲器陣列201是SRAM(靜態隨機存取存儲器)陣列。存儲器電路200還包括解碼器203、控制單元206以及I/O電路207。在所顯示的實施例中，解碼器203是被配置成對提供給存儲器電路200的地址進行解碼以便執行讀取和寫入操作的地址解碼器。來自解碼器203的已解碼地址信息被提供給存儲器陣列201，以便驅動與所尋址的位置相對應的字線。I/O電路207在陣列201與數據總線之間提供了接口，以便適應讀取和寫入操作過程中的數據傳輸。舉個例子，在不同的實施例中，I/O電路207可以包括在讀取操作過程中感測存儲器單元內容的感測放大器，在寫入過程中將數據驅動到存儲器單元的驅動器， 以及用于在此類存取過程中對來自/去往所選擇的存儲器單元的相應位線的數據進行路由的復用電路。I/O電路207還可以包括產生啟用感測放大器(在讀取操作過程中)以及驅動器(在寫入操作過程中)的信號的邏輯。控制邏輯206被配置成為存儲器電路200提供不同的控制功能，諸如生成用于讀取和寫入操作的使能信號。如所示的，控制邏輯206還可以包括多個泄漏控制電路 210A-210N，其中每一個泄漏控制電路都與多個子陣列202A-202N中的一個相應子陣列相關聯。每一個泄漏控制電路210都被配置成防止保存在其相應子陣列202的存儲器單元中的數據丟失，并且還可以被配置成為相應子陣列202提供電源門控(power gating)。在下文中將會更詳細地描述泄漏控制電路210的不同實施例。現在轉到圖2，該圖顯示了與存儲器子陣列202耦合的泄漏控制電路210的一個實施例的示意圖。為了簡單起見，在本實施例和后續實施例中，子陣列202代表了圖1的子陣列202A-202N中的任一子陣列，而泄漏控制電路210則代表了圖1的泄漏控制電路 210A-210N中的任一個。在所顯示的實施例中，子陣列202包括多個存儲器單元219，其中每一個存儲器單元都被各自組織成N行M列。例如，子陣列202的一個實施例各自可以包括64K行(N = 64K)8列(Μ = 8)。但是，行和列的具體數量可以隨實施例改變，并且M或N的值是沒有具體限制的。在所描述的實施例中，指定列中的每一個存儲器單元219都共享一對位線(bl_ h和bl_l)。每一個行中的單元都共享一個公共字線(例如，每一列的單元0共享wl 0)。在圖3中顯示了存儲器單元219的一個實施例的實施方式。圖3所示的存儲器單元包括交叉耦合的反相器238和239，并且這些反相器形成了一個保持電路。反相器238的輸出和反相器239的輸入各自均耦合到第一傳輸門晶體管Q1，所述晶體管Ql轉而耦合到一對互補位線中的第一位線BitlineJL同樣，反相器238的輸入和反相器239的輸出都耦合到第二傳輸門晶體管Q2，并且所述晶體管Q2轉而耦合到該互補位線對中的第二位線 Bitline_L。應該指出的是，圖3的Bitline_H和Bitline_L分別對應于圖2中被標記為 bl_h和bl_l的位線。在存儲信息時，反相器238和239的輸出端子上在任何給定時間給出的輸出值都是對方的補碼。例如，當存儲器單元219在反相器238的輸出端子上保存邏輯1 (例如邏輯高電壓)時，在反相器239的輸出端子上保存的將會是邏輯0(例如邏輯低電壓)。晶體管Ql和Q2每一個的柵極端子均耦合到字線。在要訪問存儲器單元219時， 該字線被驅動到高電平(例如通過解碼器203和/或其他控制電路)。如果該操作是讀取操作，那么由包含交叉耦合的反相器238和239的保持電路保存的數據將會分別通過傳輸門晶體管Ql和Q2傳送到位線，并且會被(例如I/O電路207的)感測放大器感測。如果該操作是寫入操作，那么I/O電路207會將相應數據驅趕到位線上，在那里所述數據分本文檔來自技高網...
【技術保護點】
１．一種存儲器電路，包括：多個存儲器單元，被耦合成通過第一節點接收電力；耦合在所述第一節點與電壓供應節點之間的切換電路；比較器，被耦合成將所述第一節點處的電壓電平與參考電壓電平相比較，并且被配置成根據所述比較來產生輸出信號；其中所述切換電路被配置成在處于第一狀態時將所述第一節點電耦合至所述電壓供應節點，并且被配置成在處于第二狀態時將所述第一節點與所述電壓供應節點電隔離，其中所述切換電路的第一狀態和第二狀態取決于所述輸出信號。
【技術特征摘要】
【國外來華專利技術】...
【專利技術屬性】
技術研發人員：徐欣業，
申請(專利權)人：蘋果公司，
類型：發明
國別省市：US
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