本發明專利技術是揭露一種低成本電可擦可編程只讀存儲器(EEPROM)陣列，包含復數條平行的位元線、字線與共源線，此些位元線區分為復數組位元線，其包含一第一組位元線，字線包含一第一、第二字線，共源線包含一第一共源線。另有復數子存儲器陣列，每一子存儲器陣列連接一組位元線、二字線與一共源線，并包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，并分別位于第一共源線的相異兩側。本發明專利技術不但具低成本，又具有位元組寫入、抹除的功能。
【技術實現步驟摘要】
本專利技術是有關一種存儲器陣列，特別是關于一種低成本電可擦可編程只讀存儲器 (EEPROM)陣列。
技術介紹
互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS) 制程技術已成為特殊應用集成電路(application specific integrated circuit, ASIC) 的常用制造方法。在電腦資訊產品發達的今天，快閃存儲器(Flash)與電可擦可編程只讀只讀存儲器(Electrically Erasable Programmable Read Only Memory, EEPR0M)由于皆具備有電性編寫和抹除資料的非易失性存儲器功能，且在電源關掉后資料不會消失，所以被廣泛使用于電子產品上。非易失性存儲器是為可編程的，其是用以儲存電荷以改變存儲器的晶體管的柵極電壓，或不儲存電荷以留下原存儲器的晶體管的柵極電壓。抹除操作則是將儲存在非易失性存儲器中的電荷移除，使得非易失性存儲器回到原存儲器的晶體管的柵極電壓。對于目前的快閃存儲器架構而言，雖然面積較小，成本較低，但只支持大區塊的抹寫，無法只對特定之一位元記憶晶胞進行抹寫，在使用上較不方便；另外對于電子式可清除程式化只讀存儲器的架構而言，具有位元組寫入(byte write)的功能，相對快閃存儲器而言使用較方便， 且其一位元記憶晶胞電路圖、及記憶晶胞結構剖視圖，分別如圖1、圖2所示。每一記憶晶胞包含二晶體管一記憶晶體管10、一選擇晶體管12與一電容結構13，電容結構13是設于記憶晶體管10的上方，以作為一多晶硅記憶晶胞，由于這樣的結構，造成面積較快閃存儲器大，且在進行位元抹除時，往往需要將未選到的位置以晶體管加以隔離，進而提高成本需求。因此，本專利技術是在針對上述的困擾，提出一種低成本電可擦可編程只讀存儲器 (EEPROM)陣列，以解決習知所產生的問題。
技術實現思路
本專利技術的主要目的，在于提供一種低成本電可擦可編程只讀存儲器(EEPROM)陣列，其是具有小面積與低成本的電可擦可編程只讀存儲器架構，更可利用偏壓方式，達成位元組寫入及抹除的功能。為達上述目的，本專利技術提供一種低成本電可擦可編程只讀存儲器陣列，包含復數條平行的位元線，其是區分為復數組位元線，此些組位元線包含一第一組位元線，位元線與復數條平行的字線互相垂直，且字線包含一第一、第二字線，并與復數條平行的共源線互相平行，共源線包含一第一共源線。另有復數子存儲器陣列，每一子存儲器陣列連接一組位元線、二字線與一共源線，每一子存儲器陣列包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，并分別位于第一共源線的相異兩側。第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與選取記憶晶胞連接同一位元線的操作記憶晶胞，且未與選取記憶晶胞連接同一共源線的操作記憶晶胞，作為復數同位元記憶晶胞，與選取記憶晶胞連接同一位元線、共源線的操作記憶晶胞，作為同源記憶晶胞，與選取記憶晶胞連接同一字線的操作記憶晶胞，作為復數同字記憶晶胞，其余操作記憶晶胞則作為復數未選取記憶晶胞。第一、第二記憶晶胞可皆具位于P型井區或P型基板中的N型場效晶體管，亦可皆具位于N型井區或N型基板中的P型場效晶體管。當記憶晶胞具N型場效晶體管，且欲操作時，則于選取記憶晶胞連接的P型井區或 P型基板施加基底電壓Vsubp,并于選取記憶晶胞連接的位元線、字線、共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，于每一同位元記憶晶胞連接的字線、共源線分別施加第二字電壓Vw2、第二共源電壓Vs2，于每一同字記憶晶胞連接的位元線、共源線分別施加第二位元電壓Vb2、第一共源電壓Vsi (每一同字記憶晶胞其共源線也共用)，于同源記憶晶胞連接的字線施加第二字電壓Vw2，于每一未選取記憶晶胞連接的位元線、字線、共源線分別施加第二位元電壓Vb2、第二字電壓Vw2、第二共源電壓Vs3。寫入時，滿Mvsubp接地，Vb2為浮接，且 Vbl > Vsi，Vwl > Vsi，Vbl > Vsi > 0，Vbl > Vw2 > 0, Vbl > Vs2 > 0 ；抹除時，滿足 Vsubp 接地，Vsi 為接地，Vb2 為浮接，Vbl > Vw2 > Vwl 彡 0，Vbl > Vs2 > Vwl 彡 0。當記憶晶胞具P型場效晶體管時，于選取記憶晶胞連接的N型井區或N型基板施加基底電壓Vsubn,并滿足下列條件寫入時，Vb2為浮接，Vsubn > Vsi > Vbl，Vsubn > Vsi > Vwl， Vsubn > Vs2 > Vbl，Vsubn > Vw2 > Vbl ；抹除時，Vb2 為浮接，Vsubn = Vsi 彡 Vwl > Vbl, Vsubn > Vs2 >Vbl，Vsubn〉Vw2〉^bl。茲為使對本專利技術的結構特征及所達成的功效更有進一步的了解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如后附圖說明圖1為先前技術的一位元記憶晶胞電路示意圖；圖2為先前技術的一位元記憶晶胞的結構剖視圖；圖3為本專利技術的第一實施例的電路示意圖；圖4為本專利技術的第一實施例的電路布局示意圖；圖5為本專利技術的第一實施例的子存儲器陣列的電路示意圖；圖6為本專利技術的N型場效晶體管與電容的結構剖視圖；圖7為本專利技術的P型場效晶體管與電容的結構剖視圖；圖8為本專利技術的第二實施例的電路示意圖；圖9為本專利技術的第二實施例的電路布局示意圖；圖10為本專利技術的第二實施例的子存儲器陣列的電路示意圖。附圖標記說明10-記憶晶體管；12-選擇晶體管；13-電容結構；14-位元線；16-位元線；18-第一組位元線；20-字線；22-第一字線；24-第二字線；26-共源線；28-第一共源線；30-子存儲器陣列；32-第一記憶晶胞；34-第二記憶晶胞；36-場效晶體管；38-電容；40-場效晶體管；42-電容；44-漏極接點；46-N型場效晶體管；47-P型場效晶體管；48-P型半導體基板； 49-N型半導體基板；50-漂浮柵極；52-氧化層；54-控制柵極；56-電容。具體實施例方式以下請同時參閱圖3及圖4，以介紹第一實施例。本專利技術包含復數條平行的位元線 14，其是區分為復數組位元線16，此些組位元線16包含一第一組位元線18，此第一組位元線18包含一位元線14。另有與位元線14互相垂直的復數條平行的字線20，其是包含一第一、第二字線22、24。與字線20互相平行的有復數條平行的共源線沈，其是包含一第一共源線28。上述位元線14、字線20與共源線沈會連接復數子存儲器陣列30，即2x1位元記憶晶胞。每一子存儲器陣列30連接一組位元線16、二字線20與一共源線26。由于每一子存儲器陣列30與位元線16、二字線20、共源線沈的連接關系極為相近，以下就相同處陳述之。請參閱圖4與圖5，每一子存儲器陣列30包含第一、第二記憶晶胞32、34，第一記憶晶本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【專利技術屬性】
技術研發人員：林信章，戴家豪，葉仰森，楊明蒼，范雅婷，
申請(專利權)人：億而得微電子股份有限公司，
類型：發明
國別省市：
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。