具有滯后的比較器制造技術

本發(fā)明專利技術揭示用于提供并入有振幅滯后的比較器的技術。在一示范性實施例中，將電流偏移級耦合到具有折疊式共源共柵架構的比較器。所述電流偏移級使從輸入級產(chǎn)生的電流偏移以使比較器輸出的切換延遲，從而實施振幅滯后。在一示范性實施例中，可通過提供雙NMOS和PMOS輸入級來適應軌對軌輸入電壓。在另一示范性實施例中，可通過可調(diào)整的閾值電壓來控制所述振幅滯后。在又一示范性實施例中，可提供恒定跨導gm偏置電路，以跨越輸入共模電壓和/或其它變化來維持所述閾值電壓的穩(wěn)定性。

【技術實現(xiàn)步驟摘要】
【國外來華專利技術】
本專利技術涉及集成電路(IC)設計，且更特定來說，涉及具有內(nèi)建式滯后的IC比較器的設計。
技術介紹
在電路設計中，使用比較器來比較兩個輸入電壓的電平，且視哪一輸入電壓較大而產(chǎn)生邏輯高或邏輯低輸出信號。比較器可廣泛應用于電子裝置中，(例如)以監(jiān)視電路中的特定電壓電平何時超過預定參考電平。一些比較器可并入有振幅滯后，以改進存在噪聲情況下的性能。振幅滯后使比較器輸出的切換延遲，直到輸入電壓之間的差超過特定最小閾值電壓為止。可使所述最小閾值電壓為可調(diào)整的，以控制振幅滯后量。將需要提供用于設計并入有振幅滯后的比較器的簡單且穩(wěn)健的技術，且提供具有可調(diào)整的閾值電壓的此比較器。將進一步需要使此比較器能夠適應整個供應電壓范圍上的輸入共模電壓。
技術實現(xiàn)思路
附圖說明圖1和圖IA說明根據(jù)本專利技術的并入有振幅滯后的比較器的功能性。圖2說明根據(jù)本專利技術的展現(xiàn)振幅滯后的比較器的一示范性實施例。圖2A、圖3和圖3A說明根據(jù)本專利技術的并入有振幅滯后的比較器的替代示范性實施例。圖4和圖5說明根據(jù)本專利技術的具有軌對軌輸入級的比較器的示范性實施例。圖6A和圖6B說明根據(jù)本專利技術的用于產(chǎn)生偏置電壓VB1、VB2、VB3、Vgml、Vgm2、Vgm3 和Vgm4的偏置電路的示范性實施例。圖6C說明用于產(chǎn)生Irefl以在(例如)溫度變化上維持比較器的輸入級的相對恒定的&的塊的一示范性實施例。圖7說明用以在(例如)輸入共模電壓變化上維持相對恒定的gm* Ib的比較器的替代示范性實施例。圖7A說明使用恒定gm塊的示范性實施例的比較器。圖8說明根據(jù)本專利技術的方法的示范性實施例。具體實施例方式下文結合附加圖所闡述的詳細描述意欲作為對本專利技術的示范性實施例的描述，且無意表示可實踐本專利技術的僅有示范性實施例。在整個此描述中所使用的術語“示范性”是指“充當一實例、例子或說明”，且未必應解釋為比其它示范性實施例優(yōu)選或有利。所述詳細描述出于提供對本專利技術的示范性實施例的徹底理解的目的而包括特定細節(jié)。所屬領域的技術人員將明白，可在無這些特定細節(jié)的情況下實踐本專利技術的示范性實施例。在一些例子中， 以方框圖形式展示眾所周知的結構和裝置，以便避免使本文中所呈現(xiàn)的示范性實施例的新穎性模糊不清。圖1和圖IA說明根據(jù)本專利技術的并入有振幅滯后的比較器100的功能性。在圖1 中，將正輸入電壓Vp和負輸入電壓Vn提供到比較器100以產(chǎn)生輸出電壓V。ut。在圖IA中， 可看到計算為差值Vp-Vn的輸入電壓Vin控制輸出電壓V。ut，如圖IA中所展示。在圖IA中，當Vin最初小于電壓-Vth時，可看到V-處于邏輯低電壓V,隨著Vin 增加到大于低到高閾值電壓Vth，V。ut切換到邏輯高電壓VHI。從處于Vhi的V。ut開始，如果Vin 隨后減小到小于高到低閾值電壓_VTH，則V。ut將從Vhi切換到V,上文所描述的切換行為還被稱作振幅滯后，且為所屬領域的技術人員所眾所周知的。振幅滯后有利地減少在存在耦合到輸入電壓Vin的噪聲的情況下比較器輸出v。ut的錯誤觸發(fā)。將需要在集成電路中設計并入有振幅滯后的比較器，且進一步提供用以調(diào)整閾值電壓Vth以控制所引入的滯后量的簡單技術。圖2說明根據(jù)本專利技術的并入有振幅滯后的比較器的一示范性實施例200。在圖2中，比較器200包括輸入級210、折疊式共源共柵級220、負載230，和電流偏移級M0。輸入級210包括分別耦合到輸入電壓Vp和Vn的匪OS差分對212和214。匪OS差分對212、214由產(chǎn)生電流、的電流源來提供電源。NMOS差分對212、214的輸出(漏極) 分別耦合到共源共柵級220中的節(jié)點2和節(jié)點1。節(jié)點1和節(jié)點2在本文中還被稱作共源共柵節(jié)點。注意，所標記的節(jié)點大體上在附圖中展示為帶圓圈的數(shù)字。共源共柵級220包括PMOS晶體管222、224、226、228。節(jié)點1和節(jié)點2處的電壓分別經(jīng)由PMOS晶體管2 和2 而耦合到節(jié)點3和節(jié)點4。晶體管2 和2 在本文中還被稱作共源共柵晶體管。晶體管222和2M可使用偏置電壓VBl來偏置，而晶體管2 和 228可使用偏置電壓VB2來偏置。在本文中還被稱作負載節(jié)點的節(jié)點3和節(jié)點4分別耦合到負載230的NMOS晶體管232和234的漏極。注意，根據(jù)所屬領域的技術人員眾所周知的原理，負載230的晶體管 234為二極管連接式晶體管。將比較器200的輸出電壓視為節(jié)點3處的電壓，在圖2中還標記為V。ut。在所展示的示范性實施例中，電流偏移級240耦合到比較器200的節(jié)點1、節(jié)點2、 節(jié)點3和節(jié)點4。電流偏移級240包括NMOS晶體管242和M4。晶體管242和244的柵極分別耦合到節(jié)點4和節(jié)點3，而晶體管242和M4的漏極分別耦合到節(jié)點1和節(jié)點2。電流偏移級240經(jīng)配置以選擇性地使由輸入級210產(chǎn)生的電流遠離共源共柵級220而分流，以使輸出電壓V。ut的全擺幅切換延遲，借此引入滯后(根據(jù)下文所描述的原理)。出于本文中稍后將清楚的原因，最初假定在圖2中，(Vp-Vn) << -Vth，其中將Vth界定為1。接著，將給輸入級210提供電源的電流Itl完全引導通過晶體管214，而晶體管212S m不支持電流，即，I1 = Itl，而12 = 0。另外，在此初始狀態(tài)中，假定節(jié)點3處的V。ut處于νω， 而假定節(jié)點4處的電壓高于節(jié)點3處的電壓，從而造成將充當偏移級MO中的電流吸收器的電流Ib完全引導通過晶體管對2。在此狀態(tài)中，電流偏移級240經(jīng)配置以將凈電流Ib拉離節(jié)點1。假定Ib小于Ιο。因此，可看到I3等于I5-I1-Ib,而可看到I4等于I6，其中I5和I6分別為由電流源晶體管222和2Μ產(chǎn)生的電流，且假定I5等于16。隨著(Vp-Vn)或Vin逐漸增加(即，使得其較不負)，電流Itl將逐漸在輸入級 210的晶體管212與214之間更均勻地分攤，直到在Vp = Vn、I1 二 /2 = |時為止，那時/3=/5-|-W4=Z6-警。隨著(Vp-Vn)進一步增加，I3將進一步增加而I4將進一步減小。當I3最終超過I4 時，節(jié)點3和節(jié)點4處的電壓將分別從其初始值(分別為Vuj和Vhi)切換到Vhi和V,發(fā)生切換的條件可表達如下I3 > I4 ；(表達式 la) I5-(L+Ib) > I6-I2 ；(表達式 lb)I2 > l!+Ib ；(表達式 lc)I2-I1 > Ib ；以及(表達式 Id)gm · (Vp-Vn) > Ib ；(表達式 Ie)其中最后的關系式起因于以下事實差分對212、214的差分電流(I2-I1)等于輸入級210的差分跨導gm乘輸入電壓差(Vp-Vn)。通過以上論述，所屬領域的技術人員將了解，當Vin超過量1時，在節(jié)點3處的比111σ-ο m較器200的V。ut將從Vm切換到VHI。如早先所描述，此量還被稱作Vth，且對應于參看圖IA 針對并入有振幅滯后的比較器所描述的低到高閾值電壓VTH。依照以上描述，且采用類似論點，所屬領域的技術人員將進一步了解，當?shù)奖容^器 200的輸入電壓最初處于(Vp-Vn) >> Vth時，輸出電壓V。ut將類似地隨著(Vp-Vn)減小而保持在Vhi，直到(Vp-Vn) < -Vth為止，在此之后，Vout將隨后本文檔來自技高網(wǎng)...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2009.05.18 US 12/467,9351.一種實施滯后的比較器，所述比較器包含輸入級，其包含耦合到輸入電流源的差分對，所述輸入級包含正輸入端子、負輸入端子和輸入級輸出節(jié)點；折疊式共源共柵級，其包含耦合到所述輸入級輸出節(jié)點的第一和第二共源共柵節(jié)點， 所述第一和第二共源共柵節(jié)點分別經(jīng)由共源共柵晶體管而進一步耦合到第一和第二負載節(jié)占. 負載，其耦合到所述第一和第二負載節(jié)點，所述比較器的輸出耦合到所述負載節(jié)點中的一者；以及電流偏移級，其經(jīng)配置以響應于第二負載節(jié)點電壓大于第一負載節(jié)點電壓而相對于從所述第二共源共柵節(jié)點所汲取的電流增加從所述第一共源共柵節(jié)點所汲取的電流，且反之亦然。2.根據(jù)權利要求1所述的比較器，所述差分對包含NMOS晶體管，所述共源共柵晶體管包含PMOS晶體管，所述負載包含NMOS晶體管，所述負載的所述NMOS晶體管中的一者的漏極耦合到其柵極。3.根據(jù)權利要求1所述的比較器，所述差分對包含PMOS晶體管，所述共源共柵晶體管包含NMOS晶體管，所述負載包含PMOS晶體管，所述負載的所述PMOS晶體管中的一者的漏極耦合到其柵極。4.根據(jù)權利要求1所述的比較器，所述電流偏移級包含由電流Ib提供電源的第一和第二晶體管，所述第一晶體管的柵極耦合到所述第一負載節(jié)點，所述第二晶體管的柵極耦合到所述第二負載節(jié)點，所述第一晶體管的漏極耦合到所述第二共源共柵節(jié)點，所述第二晶體管的漏極耦合到所述第一共源共柵節(jié)點。5.根據(jù)權利要求4所述的比較器，所述電流偏移級的所述電流Ib為可調(diào)整的。6.根據(jù)權利要求1所述的比較器，所述輸入電流源為可調(diào)整的。7.根據(jù)權利要求4所述的比較器，所述電流Ib和輸入電流源經(jīng)偏置以在電路溫度改變期間自始至終維持所述輸入級的恒定^。8.根據(jù)權利要求4所述的比較器，所述電流Ib和輸入電流源由恒定gm產(chǎn)生器進一步偏置，所述恒定Sd產(chǎn)生器經(jīng)配置以在輸入共模電壓改變期間自始至終維持所述輸入級的恒定gm°9.根據(jù)權利要求1所述的比較器，所述負載包含與所述共源共柵晶體管互補的一對柵極耦合式晶體管，所述柵極耦合式晶體管中的一者的柵極耦合到其漏極。10.根據(jù)權利要求8所述的比較器，所述負載包含與所述共源共柵晶體管互補的第一對和第二對柵極耦合式晶體管，所述第一對晶體管的漏極耦合到所述第一和第二負載節(jié)點，所述第二對晶體管的漏極耦合到所述第一對晶體管的源極，所述第二對的柵極進一步耦合到所述第二負載節(jié)點。11.一種實施滯后的比較器，所述比較器包含輸入級，其包含耦合到NMOS輸入電流源的NMOS差分對，和耦合到PMOS輸入電流源的 PMOS差分對，所述輸入級進一步包含耦合到所述NMOS和PMOS差分對的柵極的正和負輸入端子；PMOS折疊式共源共柵級，其耦合到所述NMOS差分對的漏極，所述PMOS折疊式共源共柵級包含耦合到所述NMOS差分對漏極的第一和第二 PMOS共源共柵節(jié)點，所述第一和第二 PMOS共源共柵節(jié)點分別經(jīng)由PMOS共源共柵晶體管而進一步耦合到第一和第二負載節(jié)點， 所述比較器的輸出耦合到所述負載節(jié)點中的一者；NMOS電流偏移級，其經(jīng)配置以響應于第二負載節(jié)點電壓大于第一負載節(jié)點電壓而相對于從所述第二 PMOS共源共柵節(jié)點所汲取的電流增加從所述第一 PMOS共源共柵節(jié)點所汲取的電流，且反之亦然；以及NMOS折疊式共源共柵級，其耦合到所述PMOS差分對的漏極，所述NMOS折疊式共源共柵級包含耦合到所述PMOS差分對漏極的第一和第二 NMOS共源共柵節(jié)點，所述第一和第二 NMOS共源共柵節(jié)點分別經(jīng)由NMOS共源共柵晶體管而進一步耦合到所述第一和第二負載節(jié)點ο12.根據(jù)權利要求11所述的比較器，其進一步包含PMOS電流偏移級，其經(jīng)配置以響應于所述第二負載節(jié)點電壓大于所述第一負載節(jié)點電壓而相對于給所述第一 NMOS共源共柵節(jié)點提供電源的電流增加給所述第二 NMOS共源共柵節(jié)點提供電源的電流，且反之亦然。13.根據(jù)權利要求12所述的比較器，所述NMOS電流偏移級包含由NMOS電流源提供電源的第一和第二NMOS晶體管，所述第一 NMOS晶體管的柵極耦合到所述第一負載節(jié)點，所述第二 NMOS晶體管的柵極耦合到所述第二負載節(jié)點，所...

【專利技術屬性】
技術研發(fā)人員：道格拉斯·蘇吉安，
申請(專利權)人：高通股份有限公司，
類型：發(fā)明
國別省市：