為形成復雜柵極電極結構，可提供包括所欲的成分種類的覆蓋層(121)，在執行處理以穩定敏感柵極介電材料(110)之前，該所欲的成分種類可擴散進入該柵極介電材料(110)。以此方式，相較傳統技術，針對閾值調整成分種類，可基于降低的溫度及劑量形成復雜高k柵極電極結構。而且，可針對兩種類型的晶體管沉積單一含金屬電極材料。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及包括先進晶體管組件的復雜集成電路的制造，該先進晶體管組件包括復雜柵極電極結構以及含金屬電極材料，該復雜柵極電極結構包括復雜柵極介電層，例如高k柵極介電層。
技術介紹
制造例如中央處理單元(CPU)、儲存裝置、專用集成電路(application?specific?ihtegrated?circuit；ASIC)等先進集成電路必須依據特定的電路布局在特定的芯片面積上形成大量電路組件。在各種電子電路中，場效應晶體管代表一種重要的電路組件類型，其基本確定集成電路的性能。一般來說，當前采用多種制程技術形成場效應晶體管，其中，對于多種類型的復雜電路系統，MOS(金屬氧化半導體)技術因其在操作速度和/或功耗和/或成本效益方面的優越特性而成為當前最有前景的其中一種技術。在使用例如MOS技術制造復雜集成電路的期間，數百萬的晶體管，例如N溝道晶體管和/或P溝道晶體管，形成于包括結晶半導體層的襯底上。場效應晶體管，不論是N溝道晶體管還是P溝道晶體管，通常包括PN結(PN?junction)，其由高摻雜區域與輕摻雜或非摻雜區之間的接口形成，該高摻雜區域亦即源極區和漏極區，該輕摻雜或非摻雜區(例如溝道區)設于該高摻雜區域之間。在場效應晶體管中，溝道區的電導率，亦即導電溝道的電流驅動能力，是由鄰近該溝道區并藉由薄絕緣層與該溝道區隔離的柵極電極控制。在該柵極電極施加合適的控制電壓而形成導電溝道時，該溝道區的電導率取決于摻雜濃度、電荷載體遷移率以及(對于該溝道區沿晶體管寬度方向的特定延伸來說)源極區和漏極區之間的距離，亦即溝道長度。因此，結合施加控制電壓于該柵極電極而在絕緣層下方快速形成導電溝道的能力，該溝道區的電導率大大影響MOS晶體管的性能。因此，由于溝道形成速度(依賴于柵極電極的電導率)以及溝道電阻率基本確定晶體管性能，因此溝道長度的縮小以及與其關聯的溝道電阻率的降低是實現集成電路的操作速度增加的主要設計標準，其中因尺寸縮小而相應導致柵極電阻率增加。目前，由于硅的取得基本不受限制、硅及相關材料的已知特性及制程以及過去50年期間所積累的經驗，因此大量集成電路基于硅制造。因此，硅將有可能繼續作為下一代電路批量生產技術的材料選擇。在半導體裝置制造中，硅作為主要角色的一個原因是硅/二氧化硅接口的優越特性，其使不同的區域之間能夠可靠地電性隔離。該硅/二氧化硅接口在高溫下穩定，因此允許執行后續的高溫制程，例如高溫制程為退火周期所需以激活摻雜物并消除結晶損傷，而不犧牲該接口的電性特性。由于上述原因，在場效應晶體管中，較佳地使用二氧化硅作為柵極絕緣層的基材，以隔離通常由多晶硅及含金屬材料構成的柵極電極與硅溝道區。在穩步提升場效應晶體管的裝置性能的過程中，溝道區的長度不斷縮小，以提升切換切換速度及驅動電流能力。由于晶體管性能由施加于柵極電極的電壓控制以反轉溝道區的表面至足夠高的電荷密度，從而針對特定的供應電壓提供所欲的的驅動電流，因此必須使柵極電極、溝道區及設于二者之間的二氧化硅保持一定程度的電容耦合。結果是，降低溝道長度需要增加電容耦合，以避免晶體管操作期間發生所謂的短溝道行為。該短溝道行為可導致漏電流增加并導致閾值電壓顯著依賴于溝道長度。具有較低供應電壓及降低閾值電壓的尺寸大幅縮小的晶體管裝置可遭受呈指數增加的漏電流，同時也要求增強柵極電極與溝道區之間的電容耦合。因此，必須相應降低二氧化硅層的厚度，以提供柵極與溝道區之間所需的高電容。例如，約80納米的溝道長度需要厚度約1.2納米由二氧化硅構成的柵極介電層。盡管具有極短溝道的高速晶體管組件的使用限于高速信號路徑，而具有較長溝道的晶體管組件用于不太關鍵的電路部分(例如儲存晶體管組件)，即使僅速度關鍵路徑中的晶體管基于極薄的柵極氧化物形成，但對于1至2納米范圍內的氧化物厚度來說，由電荷載體直接隧穿極薄二氧化硅柵極絕緣層所引起的較高漏電流值可能不符合性能驅動電路的要求。因此，業界已提出各種措施以增加介電強度及二氧化硅材料的有效介電常數，例如執行基于氮的處理以納入一定量的氮。盡管基本氧化物材料藉由這樣的處理可得到顯著改善，但晶體管尺寸的進一步縮小可能需要更加復雜的技術。為此，業界已考慮替代作為柵極絕緣層材料的二氧化硅，尤其對于極薄的二氧化硅基柵極層。可能的替代材料包括具有顯著較高介電常數的材料，其相應形成的柵極絕緣層的物理較大厚度提供可藉由極薄的二氧化硅基層獲得的電容耦合。因此，業界建議將傳統二氧化硅材料的至少一部分替換為高介電常數材料，例如k值約為25的氧化鉭(Ta2O5)、k值約為150的氧化鈦鍶(SrTiO3)、氧化鉿(HfO2)、氧化硅鉿(HfSiO)、氧化鋯(ZrO2)等。另外，由于多晶硅在與柵極介電層的接口附近可能遭受載體耗盡，從而降低溝道區與柵極電極之間的有效電容，因此針對柵極電極，以適當的導電材料替代通常使用的多晶硅材料可增加晶體管性能。因此，業界已提出一種柵極堆迭，其中，高k介電材料基于與二氧化硅基層相同或較大的厚度提供增加的電容，同時保持漏電流在可接受的程度。另一方面，可形成非多晶硅材料(例如氮化鈦等)以連接該高k介電材料，從而實質上避免出現耗盡區。不過，在形成包括高k介電材料的復雜柵極結構后，必要的高溫處理及其它制程可能顯著影響該高k材料。基于該原因，可對許多高k介電材料執行后沉積處理(post-deposition?treatment)，以在進一步處理期間達到具有優越穩定性的材料特性。例如，通常必須封裝該高k介電材料，以降低與含金屬電極材料以及對該裝置進行進一步處理期間所遇到的其它制程環境問題。而且，可能必須增加該高k介電材料的結晶溫度，以在完成基本晶體管組態通常所需的后續高溫制程期間提供優越的穩定性。其它材料變化可能牽涉到該高k介電材料的相分離(phase?separation)，且可能必須阻止植入的成分種類的擴散，其可在進一步處理期間納入該柵極電極結構的上半部分中。而且，高k介電材料的功函數的變化以及介電常數的降低可能與層厚度增加有關，且可導致晶體管的閾值電壓的顯著變化，其被認為是由柵極堆迭材料與氧的基本交互引起。例如，氧化鉿與氧化鋯在有氧及高溫的情況下可呈極高的氧化速率，從而導致材料特性的顯著變化，進而導致晶體管特性的顯著變化。因此，難以基于早期制造階段中提供的高k介電材料準確調整晶體管的閾值電壓。在一些傳統方法中，可在沉本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【國外來華專利技術】2009.05.15 DE 102009021486.0;2010.05.07 US 12/775,1.一種方法，包括：
在半導體裝置的半導體區域上方形成柵極介電材料(110)，該柵
極介電材料(110)包括高k介電材料；
在該柵極介電材料(110)上方形成含金屬材料(121)，該含金
屬材料(121)包括閾值調整成分種類；
執行熱處理(105)以使部分該閾值調整成分種類擴散進入該柵極
介電材料(110)；
自該柵極介電材料(110)上方移除該含金屬材料(121)；
執行處理(107)以穩定該柵極介電材料(110)；
在該柵極介電材料(110)上形成含金屬電極材料(113)；以及
基于該含金屬電極材料(113)及該柵極介電材料(110)形成晶
體管的柵極電極結構(115)。
2.如權利要求1所述的方法，其特征在于，執行處理(107)以穩
定該柵極介電材料(110)包括將氮和氧的至少其中一者納入該高k介
電材料(110)中。
3.如權利要求1所述的方法，其特征在于，執行處理(107)以穩
定該柵極介電材料(110)包括將氮和氧的至少其中一者納入該柵極介
電材料(110)的基層(111)中。
4.如權利要求1所述的方法，還包括在該含金屬材料(121)上方
形成保護層(103)以及在有該保護層(103)的情況下執行該熱處理
(105)。
5.如權利要求1所述的方法，其特征在于，該含金屬材料(121)
包括鑭和鋁的其中一者。
6.如權利要求5所述的方法，其特征在于，該含金屬材料(121)
包括鑭，以及該方法還包括基于該柵極電極結構(115)形成N溝道晶
體管。
7.如權利要求5所述的方法，其特征在于，該含金屬材料(121)...
【專利技術屬性】
技術研發人員：R·卡特，M·特倫切，S·貝耶爾，R·波爾，
申請(專利權)人：格羅方德半導體公司，
類型：發明
國別省市：
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