多功能固態(tài)數(shù)據(jù)存儲回放儀制造技術

本發(fā)明專利技術公開了一種利用FPGA實現(xiàn)基于FLASH的多功能固態(tài)數(shù)據(jù)存儲回放儀，主要解決傳統(tǒng)磁盤陣列RAID讀寫速度慢、不穩(wěn)定及功耗大的問題。其主要由FPGA控制模塊、FLASH存儲陣列模塊、USB2.0接口、數(shù)據(jù)接收接口及數(shù)據(jù)回放接口五部分組成，其中，F(xiàn)PGA控制模塊作為控制核心分別與USB2.0接口、FLASH存儲陣列模塊雙向連接，與數(shù)據(jù)接收接口、數(shù)據(jù)回放接口單向連接，用于接收主機PC通過USB2.0接口發(fā)送來的命令，并解析該命令，然后根據(jù)解析后的命令成功實現(xiàn)了用高密度、相對低速的FLASH存儲陣列對外部高速數(shù)據(jù)的可靠存儲與回放。本發(fā)明專利技術的最高存儲及回放速度可達到320Mbytes/s，具有可靠性好、功耗小、容量大、體積小及易擴展的優(yōu)點，可廣泛應用于雷達、語音識別、圖像處理等領域。

【技術實現(xiàn)步驟摘要】
多功能固態(tài)數(shù)據(jù)存儲回放儀
本專利技術屬于數(shù)字信號處理
，特別涉及利用FPGA實現(xiàn)基于FLASH的多功能固態(tài)數(shù)據(jù)存儲回放儀，可廣泛應用于雷達、導彈、電子測量等領域。
技術介紹
隨著信息科學技術日新月異的發(fā)展，在現(xiàn)代實時信號處理領域，為了獲得更精確有效的信息，必然需要獲取大量的數(shù)據(jù)來處理，且前高速數(shù)據(jù)采集系統(tǒng)已在雷達、聲納、圖像處理、語音識別、通信、瞬態(tài)信號測試等領域得到廣泛應用。它的關鍵技術是高速ADC技術、數(shù)據(jù)轉存與回放技術和糾錯、抗干擾技術。在雷達系統(tǒng)中，特別是雷達成像、相控雷達等應用場合，雷達接收機接收到大量的高速實時信息，這些信息經(jīng)過模數(shù)轉換后，如何將這些海量的數(shù)據(jù)實時保存起來以便做后續(xù)處理，就顯得非常重要了。目前大多數(shù)的數(shù)據(jù)存儲系統(tǒng)都是傳統(tǒng)的磁盤陣列RAID，磁盤陣列RAID自專利技術以來，其存儲容量和可靠性都在不斷提高，海量信息存儲技術的發(fā)展也使得磁盤陣列RAID成為重要的外部數(shù)據(jù)存儲器，然而這種磁盤陣列RAID其本身還存在一些缺點1)讀寫速度慢傳統(tǒng)的磁盤陣列RAID由于采用盤片高速旋轉磁頭作為數(shù)據(jù)的讀取方式，因此在磁盤陣列中每執(zhí)行一次數(shù)據(jù)讀寫操作，都需要一定的時間周期，該時間周期分為尋道時間、旋轉等待時間和數(shù)據(jù)傳輸時間三部分，這樣每次讀寫操作一般要耗時0. 7ms 以上。2)不穩(wěn)定傳統(tǒng)磁盤陣列RAID的機械結構導致其磁頭磨損及懸臂變形，并且磁盤陣列在受到震動時會導致其工作性能的不穩(wěn)定，目前普通磁盤陣列在非工作狀態(tài)下僅可承受百G左右的沖擊力，因此在移動設施或震動較大場合等復雜狀態(tài)下，傳統(tǒng)磁盤陣列都不太適用。3)功耗大傳統(tǒng)磁盤陣列RAID中盤片的機械旋轉和磁頭的徑向運動均會在很大程度上導致磁盤陣列功耗增大。此外，隨著對磁盤陣列存取速度要求的不斷提高，磁盤陣列的轉速也在不斷地加快，這會進一步導致磁盤陣列功耗增大。
技術實現(xiàn)思路
本專利技術的目的在于克服上述已有技術的不足，提供一種利用FPGA實現(xiàn)基于FLASH 的多功能固態(tài)數(shù)據(jù)存儲回放儀，以提高數(shù)據(jù)讀寫速度及系統(tǒng)穩(wěn)定可靠性，降低系統(tǒng)功耗。為實現(xiàn)上述目的，本專利技術包括FPGA控制模塊，分別與USB2. 0接口、FLASH存儲陣列模塊雙向連接，與數(shù)據(jù)接收接口、數(shù)據(jù)回放接口單向連接；用于完成三項功能一是接收USB2.0接口發(fā)送來的命令，并做解析；二是接收來自數(shù)據(jù)接收接口傳輸來的外部數(shù)據(jù)，并經(jīng)內(nèi)部組織處理后存至FLASH存儲陣列；三是控制FLASH存儲陣列將存儲數(shù)據(jù)通過數(shù)據(jù)回放接口進行回放；FLASH存儲陣列模塊，包含144片F(xiàn)LASH芯片，分為八組，每組18片，且每片F(xiàn)LASH3芯片與FPGA之間用命令、地址及數(shù)據(jù)單端線進行互聯(lián)，用于接收存儲FPGA發(fā)送來的數(shù)據(jù)， 并回放該模塊內(nèi)部已存儲的數(shù)據(jù)至FPGA ；USB2. 0接口，用于響應主機PC發(fā)送的命令，傳遞至FPGA，并接收FPGA回傳的數(shù)據(jù)，傳輸至主機PC;數(shù)據(jù)接收接口，用于接收外部數(shù)據(jù)，并傳送至FPGA ；數(shù)據(jù)回放接口，用于接收FPGA傳送來的FLASH存儲陣列模塊中的存儲數(shù)據(jù)，并回放至外部接收器。所述的USB2. 0接口，它與主機PC之間采用標準的USB接口進行互聯(lián)，與FPGA之間采用同步Slave FIFO接口進行互聯(lián)。所述的數(shù)據(jù)接收接口，采用8對LVDS差分接收數(shù)據(jù)線、1對LVDS差分接收時鐘線、 1個單端接收幀同步信號線及1個單端接收控制線與FPGA進行互聯(lián)。所述的數(shù)據(jù)回放接口，采用8對LVDS差分回放數(shù)據(jù)線、1對LVDS差分回放時鐘線、 1個單端回放幀同步信號線及1個單端回放控制線與FPGA進行互聯(lián)。本專利技術具有如下優(yōu)點1)本專利技術由于采用固態(tài)存儲芯片F(xiàn)LASH為存儲介質，以FPGA為存儲陣列的控制核心，具有可靠性好、功耗小、容量大、體積小及易擴展的優(yōu)點。2)本專利技術由于把FLASH存儲陣列分成八組，依次按組流水對FLASH進行操作，實現(xiàn)了用高密度、相對低速的FLASH存儲器對高速數(shù)據(jù)的可靠存儲，最高存儲回放速度可達 320Mbytes/so3)本專利技術由于采用USB2. 0接口作為與主機PC的通信橋梁，具有易控制的優(yōu)點。 附圖說明圖1是本專利技術的硬件結構設計整體框圖2是本專利技術中的單組FLASH陣列與FPGA的硬件互聯(lián)示意圖3是本專利技術中的USB2. 0接口與FPGA的硬件互聯(lián)示意圖4是本專利技術中的數(shù)據(jù)接收接口與FPGA的硬件連接示意圖5是本專利技術中的數(shù)據(jù)回放接口與FPGA的硬件連接示意圖。具體實施例方式參照圖1，本專利技術的多功能固態(tài)數(shù)據(jù)存儲回放儀主要由FPGA控制模塊、FLASH存儲陣列模塊、USB2.0接口、數(shù)據(jù)接收接口及數(shù)據(jù)回放接口五部分組成。其中，F(xiàn)PGA控制模塊分別與USB2. 0接口、FLASH存儲陣列模塊雙向連接，與數(shù)據(jù)接收接口、數(shù)據(jù)回放接口單向連接。其中所述的FPGA控制模塊選用ALTERA公司的Mratix II系列芯片EP2S90F1020I4， 但不局限于該芯片，它有著豐富的觸發(fā)器和查找表LUT，非常適合復雜時序邏輯的設計，并有4. 3Mbit的內(nèi)置存儲RAM，可以緩存一定量的數(shù)據(jù)，同時具備759個支持各種單端和差分標準的普通1/0，可供用戶根據(jù)不同需求進行選擇，該模塊包含命令接收解析子模塊，用于接收USB2.0接口發(fā)送來的命令，并解析該命令；數(shù)據(jù)接收存儲子模塊，用于接收來自數(shù)據(jù)接收接口傳輸來的外部數(shù)據(jù)，并經(jīng)內(nèi)部組織處理后存至FLASH存儲陣列；數(shù)據(jù)回放控制子模塊，用于控制FLASH存儲陣列將存儲數(shù)據(jù)通過數(shù)據(jù)回放接口進行回放。所述的FLASH存儲陣列模塊，選用SAMSUNG公司的NAND FLASH系列芯片 K9WBG08U1M，但不局限于該芯片，它的外部接口速度為40MHz，數(shù)據(jù)位寬8位；每片芯片含有 16384個數(shù)據(jù)塊，每個數(shù)據(jù)塊分成64頁，每頁大小為(1+64) Bytes，其中2KBytes為數(shù)據(jù)存儲區(qū)，64Bytes為空閑區(qū)；每片K9WBG08U1M存儲總容量為4GBytes ；以頁為單位進行讀寫， 以塊為單位擦除，命令、數(shù)據(jù)、地址共用同一總線，并具有硬件數(shù)據(jù)保護功能；該FLASH存儲陣列模塊包含144片F(xiàn)LASH芯片，分為八組，每組18片，其中16片用于數(shù)據(jù)存儲，1片專門用于冗余校驗，另外1片備用，以保證存儲數(shù)據(jù)的完整可靠性，且每組FLASH陣列與FPGA之間用命令、地址及數(shù)據(jù)單端線進行互聯(lián)，各組FLASH陣列與FPGA之間連接方式相同。所述的USB2. 0接口，選用Cypress公司的CY7C68013芯片，該芯片與FPGA之間采用同步Slave FIFO接口進行互聯(lián)，具有應用靈活，性價比較高的優(yōu)點，是進行USB2. 0開發(fā)的一塊性能優(yōu)良的芯片。所述的數(shù)據(jù)接收接口和數(shù)據(jù)回放接口，均選用J63A2F2037AN標準航空接插件，該接插件的阻抗連續(xù)性好，很適合作為高速數(shù)據(jù)連接接口。以上各部件之間的詳細連接關系如圖2、圖3、圖4和圖5所示。參照圖2，每組FLASH中的18片F(xiàn)LASH的命令線、地址線串聯(lián)在一起并與FPGA互聯(lián)，數(shù)據(jù)線并聯(lián)在一起并與FPGA互聯(lián)，該命令、地址線為R/B#、CLE、ALE、CE#、RE#、WE#,該數(shù)據(jù)線為I0，其中，F(xiàn)LASH準備好/忙信號，高電平時表示準備好可以對其進行操作，低電平時表示沒有準備好，不能對其操作；CLE為命令鎖存使能控制，用于控本文檔來自技高網(wǎng)...

【技術保護點】

【技術特征摘要】

【專利技術屬性】
技術研發(fā)人員：全英匯，安海磊，邢孟道，姜濤，原濤，樊超，
申請(專利權)人：西安電子科技大學，
類型：發(fā)明
國別省市：