一種MODIS中頻數字信號接收方法技術

一種MODIS中頻數字信號接收方法，對從射頻端變頻得到的中頻信號進行QPSK數字解調、Viterbi譯碼、幀同步、解交織和RS解碼后的輸出數據到PC端，進行數據格式轉換，得到MODIS0級數據產品；其中，QPSK數字解調及Viterbi譯碼通過DVB-S解調芯片實現，其特征在于：采用單片機和可編程FPGA芯片對DVB-S解調芯片進行控制和擴展，來實現MODIS信號的中頻數字信號接收。

【技術實現步驟摘要】

本專利技術涉及一種MODIS中頻數字接收機，屬于衛星通信

技術介紹
MODIS (中分辨率成像光譜儀)是搭載在terra和aqua衛星上的一個重要的傳感器，是衛星上唯一將實時觀測數據通過X波段向全世界直接廣播，并可以免費接收數據并無償使用的星載儀器，全球許多國家和地區都在接收和使用MODIS數據。MODIS掃描周期為 1. 477秒，每條掃描線沿掃描方向有13M個Pixels，沿衛星軌道方向有10個IKMD的IF0V。 白天掃描每個點在兩個MODIS包中傳輸，第一個包傳輸IFOV 1 5，第二個包傳輸IFOV 6 10利用CCSDS進行了封裝，使用(255，22 RS解碼進行糾錯。整個CCSDS包(包括同步碼4個字節)長度為IOM字節。裸數據是最原始的地面接收數據，它含有滿足CCSDS標準(CCSDS102. 0-B-4)的數據包(CADU)。它經過格式化同步、去擾、RS糾錯、格式轉變等相應的步驟和程序，處理成為MODIS 0級數據產品。MODIS數據產品對氣象、農業等有極大的指導作用。近幾年隨著我國高速數據通信業務的發展，尤其是衛星通信領域應用的需求，自主開發實現高速的MODIS數字接收機變得十分必要。一個完整的E0S/M0DIS衛星數據接收系統包括 !跟蹤天線及天線控制器、波導饋源及X波段LNA、EOS-AMl下變頻器、MODIS中頻數字接收機(QPSK解調器、Viterbi解調器、RS解碼器)、高速數據攝入卡、計算機和ShineTek2000E0S SHOP V1.0處理軟件包)。而 MODIS中頻數字接收機是中頻接收極為關鍵的一環。MODIS信號經過天線、高頻頭、和下變頻器，從射頻端變頻得到70MHz中頻信號。 MODIS中頻數字接收機的任務就是對輸入的中頻信號進行QPSK數字解調、Viterbi譯碼幀同步、解交織和RS解碼功能。輸出經過RS解碼后的數據到PC端，進行數據格式轉換，得到MODIS 0級數據產品。隨著DVB技術在世界范圍內廣泛應用，各芯片制造廠商競相角逐 DVB信道解碼、信源解碼芯片市場，投入巨資開發DVB新產品，并提出了各自的開發方案，這使得目前市場上的芯片種類繁多。DVB-S標準提供了一套完整的適用于衛星傳輸的數字電視系統規范，選定IS0/IEC&nbspMPEG-2標準作為音頻及視頻的編碼壓縮方式，對信源編碼進行了統一；隨后對&nbspMPEG-2碼流進行打包形成傳輸流(TS)，進行多個傳輸流復用，然后進行信道編碼和數字調制，最后通過衛星進行傳輸。但是MODIS接收有其特殊性。它的數據處理過程中在交織和RS編碼與DVB-S系統的處理是不一樣的，DVB-S系統采用的是 RS (204，188)的編碼，并且交織深度為5，而MODIS數據采用(255，223) RS的編碼，交織深度為4。所以如果直接采用市場上通用的數字解調芯片來進行中頻接收的話，是不能正確得到 MODIS數據的。這就需要應用到單片機和可編程芯片對其進行控制和擴展，來實現MODIS的中頻接收。
技術實現思路
為了克服現有的解調解碼芯片只針對DVB-S系統，與MODIS信號接收有部分的不同，設計了一種符合MODIS信號接收標準的接收機。利用DVB-S解調芯片的部分功能實現QPSK解調和Viterbi譯碼，并通過現場可編程門陣列(FPGA)來實現幀同步、解交織和 (255，223) RS解碼功能。這樣既節省了設計成本，并滿足數據處理要求和數據速度。為實現上述目的，本專利技術所采用的技術方案是—種MODIS中頻數字信號接收方法，對從射頻端變頻得到的中頻信號進行QPSK數字解調、Viterbi譯碼、幀同步、解交織和RS解碼后的輸出數據到PC端，進行數據格式轉換， 得到MODIS 0級數據產品；其中，QPSK數字解調及Viterbi譯碼通過DVB-S解調芯片實現， 其特征在于采用單片機和可編程芯片對DVB-S解調芯片進行控制和擴展，來實現MODIS信號的中頻數字信號接收，具體方法是(1)選用STV(^99B數字解調芯片，它包含兩個I、Q輸入的A/D轉換器，一個多標準的BPSK和QPSK解調器和一個帶有Viterbi和RS解碼的前向糾錯單元；(2)選用MSP430F169單片機通過I2C總線向STV(^99B芯片內部的寄存器寫控制字，屏蔽掉解交織和(204，188) RS解碼；(3)在STV(^99B芯片的輸出端連接一個包括(255，22 RS解碼的模塊，完成幀同步、解交織和RS解碼，上述(255，22 RS解碼模塊通過設置的現場可編程門陣列FPGA來實現，可編程門陣列FPGA選用)(C3S2000芯片，通過軟件ISE，編寫VerilogHDL語言程序， 經過仿真、配置、下載到芯片內部，XC3S2000芯片內部包括數據幀同步模塊、解交織模塊和 (255，223)1 解碼模塊，定義)^352000芯片的I/O引腳為input 8路并行輸入信號，接STV(^99B的數據輸出；elk 驅動時鐘，接STV(^99B的時鐘輸出；output :8路并行輸出信號，輸出解碼后的MODIS數據。所說數據的幀同步是利用同步碼1ACFFC1DH的自相關性確定幀的同步位置，從而將位流轉換成字節流，并將有效數據并行輸入去交織器和RS碼解碼器，為了尋找數據包的有效幀頭，采用幀同步標志位的檢測狀態機即狀態轉移圖來控制，根據檢測到的不同觸發條件來進行狀態的轉移，定義檢測狀態機有5個狀態S1、S2、S3、S4、S5，觸發條件是同步碼的每個字節1A、CF、FC、1D，檢測狀態機初始狀態在Si，檢測數據是否是幀同步標志的第一個字節，如果是，該字節則轉向狀態S2，在下一個周期，如果檢測到幀同步標志的第二個字節則轉向到狀態S3，反之，則轉向狀態Si，并重新檢測幀同步標志的第一個字節，如此依次進行，直到轉向狀態S5并在該狀態接收一個數據包長度的數據，共255個字節，然后轉向狀態Si，重新開始檢測幀同步標志。所說解交織采用深度為4的分組解交織，該分組解交織器就是把經過幀處理后的255*4個數據存入4行255列的存儲矩陣中，再將數據按一定的順序讀出，解交織就是按行順序寫入，同時按列順序讀出，完成解交織；解交織器輸出的是255個字節的外碼 (255，22 RS編碼數據，Sbit并行輸入RS解碼器中，RS解碼算法分為三步第一步是由接收到的碼字R(X)來計算出伴隨式S;第二步是由伴隨式找出錯誤圖樣E(X)；第三步是由 R(X)-E(X)得到最可能發送的碼字C(X)，完成譯碼，RS解碼器含有伴隨式計算模塊、BM算法模塊、錢氏搜索模塊、Forney計算模塊和校正模塊，其中(1)伴隨式計算模塊采用嵌套的乘累加運算結構Sj =((…(代―辟內+7—υ +A _2)a(6"+J-r> +式―3)α(ν/—υ + …+ 代>^。+/—υ +7 式中h表示伴隨式S(X)的第j位的系數，j = 0. . . 31 ；R表示譯碼器輸入端接收到的碼字，η = 0. . . 254 ； α表示有限數域的一個本源元；硬件結構用流水線硬件結構實現，在伴隨式計算模塊的輸入接收到的碼字之前， 所有的寄存器都要清零，經過255個時鐘周期后，表示接收完所有本文檔來自技高網...

【技術保護點】

【技術特征摘要】

【專利技術屬性】
技術研發人員：韓瀟，宗鵬，孔維萍，
申請(專利權)人：南京航空航天大學，
類型：發明
國別省市：