本發明專利技術公開了一種低寄生晶體管導通的功率組件，包含溝渠式晶體管和一設置在溝渠式晶體管的一源極的一側的重摻雜區，重摻雜區的導電型態和源極相異，另外，一接觸插塞接觸并且電連結重摻雜區，一源極導線覆蓋溝渠晶體管的源極以及前述的接觸插塞，使得源極和重摻雜區形成等電位。
【技術實現步驟摘要】
本專利技術涉及一種功率組件的制作方法，具體涉及一種。
技術介紹
功率組件主要用于電源管理的部分，例如應用于切換式電源供應器、計算機中心或周邊電源管理IC、背光板電源供應器以及馬達控制等等用途，其種類包含有絕緣柵雙極性晶體管(insulated gate bipolar transistor, IGBT)、金氧半場效晶體管 (metal-oxi de-semi conductor thin film transistor, M0SFET)與雙載子接面晶體管 (bipolar junction transistor,BJT)等組件。其中，由于MOSFET可節省電能且可提供較快的組件切換速度，因此被廣泛地應用各領域中。隨著電子產品日益朝向輕、薄、短、小發展，集成電路組件設計的尺寸與間距亦不斷縮小，以符合高積集度和高密度的潮流。然而，當組件間的距離縮小后，不同導電型態的半導體區域則更加容易形成寄生晶體管。另外，尺寸縮小后亦會造成功率組件中的晶體管的源極、漏極間的距離變小，容易導致崩潰電壓下降和漏電流的發生。因此，仍需要一種新穎的制造功率組件的方法及結構，以簡便及經濟的方式解決如崩潰電壓、漏電流和寄生晶體管的問題。
技術實現思路
本專利技術的目的在于提供一種制造功率半導體組件的方法和結構，簡便及經濟，可解決如上述的崩潰電壓、漏電流和寄生晶體管的問題。為達上述目的，本專利技術提供一種低寄生晶體管導通的功率組件。低寄生晶體管導通的功率組件，包含一基材包含一基底、一第一半導體層和一第二半導體層依次覆蓋于基底上，基材劃分為一有源區域和一外圍區域，一溝渠式晶體管位于基材的有源區域中，溝渠式晶體管包含一第一凹入式柵極結構埋入于第二半導體層并且延伸至第一半導體層以及一源極位于第一凹入式柵極結構的二側，其中第一半導體層作為溝渠式晶體管的一漏極， 一第一重摻雜區位于有源區域中的第二半導體層，并且在源極的一側，其中第一重摻雜區的導電型態和所述第二半導體層相同，一第一接觸插塞位于第二半導體層中，且接觸插塞的底部接觸第一重摻雜區以及一源極導線覆蓋于有源區域上的第二半導體層，源極導線接觸第一接觸插塞的頂部和源極。本專利技術提供一種低寄生晶體管導通的功率組件的制作方法，包括下列步驟。首先，提供一基材包含一基底、一第一半導體層和一第二半導體層依次覆蓋于基底上，至少一溝渠位于第一半導體層和第二半導體層中，一柵極氧化層位于溝渠的側壁以及第二半導體層的上表面，一柵極材料層位于溝渠中，其中柵極材料層的上表面較第二半導體層的上表面低。然后，進行一第一離子注入工藝，以于第二半導體層中形成一第一重摻雜區，第一重摻雜區鄰接溝渠的部分側壁和鄰接位于第二半導體層的上表面的柵極氧化層，接著，全面形成一第一絶緣層于第二半導體層上，并填入溝渠中，的后進行一平坦化工藝，移除部分位于第二半導體上的第一重摻雜區和部分的第一絶緣層，直到平坦化后的第二半導體層的上表面比位于溝渠中的第一絶緣層的上表面低，且使得位于溝渠旁的第一重摻雜區形成至少一源極，再形成一第一接觸洞于源極一側的第二半導體層中，然后，進行一第二離子注入工藝，以于第一接觸洞的底部周圍的第二半導體層中形成一第二重摻雜區，其中第二重摻雜區的導電型態與第二半導體層相同，接續形成一第一接觸插塞于第一接觸洞并且接觸第二重摻雜區，最后，形成一源極導線覆蓋于接觸插塞以及源極。本專利技術另提供一種低寄生晶體管導通的功率組件的制作方法，包括下列步驟。首先，提供一基材包含一基底、一第一半導體層和一第二半導體層依次覆蓋于基底上，基材劃分為一有源區域和一外圍區域，至少二溝渠分別位于有源區域和外圍區域內的第一半導體層和第二半導體層中，一柵極氧化層位于各個溝渠的側壁以及第二半導體層的上表面，一柵極材料層填入各個溝渠中，柵極材料層的上表面較第二半導體層的上表面低，然后進行一第一離子注入工藝，以于第二半導體層中形成一第一重摻雜區，第一重摻雜區鄰接各個溝渠的部分側壁和鄰接位于第二半導體層的上表面的柵極氧化層，的后，于第二半導體層上全面形成一第一絶緣層，并填入各個溝渠中，接著進行一平坦化工藝，移除部分的第一絶緣層、柵極氧化層、部分的第一重摻雜區和部分的第二半導體層，直到平坦化后的第二半導體層的上表面比位于各個溝渠中的第一絶緣層的上表面低，且使得位于各個溝渠旁的第一重摻雜區形成至少一源極，接著，形成一介電層、一第一接觸洞和一第二接觸洞，介電層覆蓋至少部分的第二半導體層，第一接觸洞位于源極一側的第二半導體層，第二接觸洞位于外圍區域內的介電層、第一絶緣層和柵極材料層中，進行一第二離子注入工藝，以于第一接觸洞的底部周圍的第二半導體層中形成一第二重摻雜區，其中第二重摻雜區的導電型態與第二半導體層相同，接續形成一第一接觸插塞于第一接觸洞并且接觸第二重摻雜區，形成一第二接觸插塞于所述第二接觸洞并且接觸所述柵極材料層，最后形成一源極導線與一柵極導線，源極導線覆蓋第一接觸插塞以及源極，柵極導線覆蓋第二接觸插塞和圖案化介電層。本專利技術利用高濃度P型摻雜區防止耐壓時空乏區接觸到源極，可改善寄生晶體管的問題，并提高崩潰電壓而且避免漏電流，工藝中并不需要增加光罩的使用，顯得經濟與便利。附圖說明圖1至圖10為本專利技術優選第一實施例的低寄生晶體管導通的功率組件的制作方法示意圖。圖11至圖12為本專利技術優選第二實施例的低寄生晶體管導通的功率組件的的制作方法示意圖。圖13為本專利技術優選另一實施例所示的一種低寄生晶體管導通的功率組件。其中，附圖標記說明如下10 基材12基底14 第一半導體層16 第二半導體層18,20溝渠22、122柵極氧化層24、124柵極材料層26、觀凹入式柵極結構27,29溝渠式晶體管30重摻雜區32 絶緣層34、38源極40 介電層42、142、圖案化光致抗蝕劑24244第一接觸洞46第二接觸洞47P+摻雜區48重摻雜區50第一接觸插塞52第二接觸插塞54源極導線56柵極導線58漏極導線100低寄生晶體管導通的功率組件128 水平式柵極結構1000 有源區域2000 外圍區域具體實施例方式請參閱圖1至圖9，圖1至圖9為本專利技術優選第一實施例的低寄生晶體管導通的功率組件的制作方法示意圖，而圖式中相同的組件或部位沿用相同的符號來表示。需注意的是圖式是以說明為目的，并未依照原尺寸作圖。如圖1所示，首先提供一基材10，其包含一基底12、一第一半導體層14和一第二半導體層16依次覆蓋于基底12上，基底12可為硅基材，例如是具有N+型摻雜或P+型摻雜的基底，而第一半導體層14可利用外延工藝形成，其導電型態和基底相同，而第一半導體層14在功率組件完成后，可作為功率組件中的晶體管的漏極，第二半導體層16則可利用一離子注入工藝，形成于第一半導體層14中，第二半導體層16的導電型態和第一半導體層14 相異。根據本專利技術的優選實施例，基底10較佳為一 N+型摻雜的基底，第一半導體層14為一 N—型外延層，而第二半導體16層為一 P型摻雜區。另外，基材10可劃分為一有源區域 1000和一外圍區域2000。接著，形成至少二溝渠18、20分別位于有源區域1000內和外圍區域2000內的第二半導體層16，溝渠18、20由第二半導體層16延伸至第一半導體層14，然后形成一柵極氧化層22于溝渠18、20的側壁和本文檔來自技高網...
【技術保護點】
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：林偉捷，
申請(專利權)人：大中積體電路股份有限公司，
類型：發明
國別省市：
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