本發明專利技術目的在于提供減少配置于安裝基板的石英振蕩電路中的雜散電容Cs的方案。本發明專利技術的振蕩電路的特征在于包括：石英振動器，連接在構成振蕩電路的CMOS反相器的輸入輸出端子間；輸入布線線，包含向所述CMOS反相器的輸入端子焊盤連接的所述石英振動器側的輸入端子；輸出布線線，包含向所述CMOS反相器的輸出端子焊盤連接的所述石英振動器側的輸出端子；接地電源布線線，包含所述石英振動器側的接地電源端子；電容元件，在所述輸入布線線與所述接地電源布線線之間、以及在所述輸出布線線與所述接地電源布線線之間連接，在所述輸入布線線與所述輸出布線線之間的至少一部分上配置有所述接地電源布線線。
【技術實現步驟摘要】
本專利技術涉及用于實現低耗功率的石英(水晶)振蕩電路的方法，特別涉及減少構成石英振蕩電路的負載電容的方法。
技術介紹
在鐘表、便攜電話等便攜設備中，由于要求該設備在非充電的狀態下長時間動作或要求減少所搭載的電池的充電頻度，越來越需要降低用于該設備的組裝了石英振動器等壓電元件的振蕩電路的驅動電力、振蕩電路待機時(振蕩電路振蕩的狀態下且無負載狀態時)的超低耗功率化。圖12為采用石英振動器作為壓電振動器的典型的振蕩電路，其中包括成為反相 放大器的CMOS反相器IVOl ;在CMOS反相器IVOl的輸入端子XCIN與輸出端子XCOUT之間連接的石英振動器X2 ;在CMOS反相器IVOl的輸入端子XCIN與接地電位Vss的電源端子之間連接的構成負載電容Cg的電容元件；以及在CMOS反相器IVOl的輸出端子XCOUT與接地電位Vss的電源端子之間連接的構成負載電容Cd的電容元件。此外，CMOS反相器IVOl由CMOS反相器及反饋電阻Rf構成，該CMOS反相器由在共有電源電壓Vdd的第一電源端子與供給接地電位的第二電源端子之間串聯連接的PMOS晶體管PMll和NMOS晶體管匪11構成。在CMOS反相器IVOl的PMOS晶體管PMlI的源極與第一電源端子之間、以及在CMOS反相器IV02的NMOS晶體管匪11與第二電源端子之間，連接有限制使石英振動器X2激振的驅動電流的驅動電流調整用電阻元件rI及r2。搭載于便攜設備等上的振蕩電路近年被要求低耗功率化，為此需要降低振蕩電路中的石英振動器的驅動電流。為此減小振蕩電路中的CMOS反相器的跨導Gm。但是，減小跨導Gm時有降低振蕩電路的振蕩余量M的情況。振蕩電路的振蕩余量M按下式提供。M= I-Gm I / {(W 2Cg Cd) * (1/R1 (max))} = +RL/R1 (max)Co是振蕩頻率的角頻率，RL是負性電阻，Rl (max)是石英振動器的有效電阻Rl的最大值，振蕩余量M要求為5以上的值。石英振動器的有效電阻Rl是由石英振動器的小型化請求所確定的值，不能減小太多。因而，可知要維持振蕩電路的振蕩余量M，即便減小跨導Gm，只要降低外置于CMOS反相器的構成負載電容的電容器的負載電容值Cg和/或Cd即可。因而為了實現該目的，振蕩電路的石英振動器要求具有與對所組裝的微型計算機等的IC所要求的低耗功率化的規格相稱的負載電容CL。即，申請人已經提出過負載電容CL相對于以往使用的石英振動器的負載電容CL即12. 5pF減少即低CL化(3pF 5pF)的方案。(專利文獻I)但是，如果減小負載電容CL，則負載電容CL的電容容許差和振蕩頻率的頻率偏差Af的問題變得顯著。例如，負載電容CL在通常電容容許差的范圍即AC(±5%)變化時的振蕩頻率的穩定性Af (ppm)，在負載電容CL為12. 5pF時在A C為I. 25pF處振蕩頻率的穩定性A f成為7. 3ppm,在負載電容CL為6pF時在A C為0. 6pF處振蕩頻率的穩定性Af 成為13. 2ppm，在負載電容CL為3pF時在A C為0. 3pF處振蕩頻率的穩定性Af 成為20.5ppm。S卩，在負載電容CL(3pF)處，與以往的12. 5pF的情況相比，頻率偏差增大到2.8倍，因此為了實現負載電容CL的低電容化(低CL化)，需要提高振蕩頻率相對于負載電容CL的電容容許差的穩定 性。圖12中的輸入輸出端子間XCIN及XCOUT間的石英振動器一側的等效電路為圖13。在石英振動器X2上串聯連接有負載電容CL，石英振動器被表示為這樣的電路，即在等效地表示因壓電效應而產生的機械諧振的電感LI、電容Cl、電阻Rl的串聯諧振電路上并聯連接電極間電容CO的電路。此外因CMOS半導體基板、信號布線等而在輸入輸出端子間XCIN及XCOUT間存在各種雜散電容，若設這些(合成)雜散電容為Cs，則如圖14所示，負載電容CL成為串聯連接的外部(外置)電容Cg及Cd與雜散電容Cs的并聯連接。因而，CL = Cs+Cg*Cd/(Cg+Cd)的關系式成立。選擇能與振蕩頻率匹配的外置電容元件Cg及Cd，以達到能滿足上式(2)的關系的負載電容CL值(2pF 6pF)，這樣就能提高振蕩頻率的穩定性。S卩，負載電容CL為雜散電容Cs與外部電容Cext { = Cg*Cd/(Cg+Cd)}之和，因此選定外部電容元件Cext的值，以與負載電容CL和雜散電容Cs之差相當，這樣就能滿足上式，意味著石英振動器的負載電容CL和從石英振動器來看的振蕩電路側的負載電容CL匹配(整合)。圖15是示出石英振蕩電路中的驅動電流與負載電容CL的關系的圖。可知負載電容減小時驅動電流顯著變小。例如，以往使用的負載電容12. 5pF的驅動電流約為I. 5 ii A，但負載電容2. 2pF的驅動電流為0. 073 u A，驅動電流降低至約5%。如此，降低負載電容CL能有助于石英振蕩電路的低耗功率化，硬要說的話，能對使用該石英振蕩電路的電子設備的低電力化做出較大的貢獻。專利文獻I :日本特開2008-205658號公報減少負載電容，對實現石英振蕩電路的低耗功率非常有效。由上述說明的式可知，雜散電容Cs較大時負載電容CL也變大。因此為了實現較小的負載電容CL需要減小雜散電容Cs。雜散電容Cs是由CMOS半導體基板、信號布線等而產生的合成的雜散電容，例如，因安裝基板的層疊數而發生變化，在單層基板時為IpF左右；在2層基板時為2pF左右；在3層基板時為3pF左右。但是，還沒有確立能穩定地實現這樣較小的負載電容的方法、為減小雜散電容Cs而將振蕩電路搭載于安裝基板時的具體方法。
技術實現思路
本專利技術的目的在于提供一種減少配置于安裝基板的石英振蕩電路中的雜散電容Cs的方案。具體而言，一種振蕩電路，其特征在于，包括石英振動器，連接在構成振蕩電路的CMOS反相器的輸入輸出端子間；輸入布線線，包含向所述CMOS反相器的輸入端子焊盤(pad)連接的所述石英振動器側的輸入端子；輸出布線線，包含向所述CMOS反相器的輸出端子焊盤連接的所述石英振動器側的輸出端子；接地電源布線線，包含所述石英振動器側的接地電源端子；電容元件，在所述輸入布線線與所述接地電源布線線之間、及在所述輸出布線線與所述接地電源布線線之間連接，在所述輸入布線線與所述輸出布線線之間的至少一部分上配置有所述接地電源布線線。通過在安裝基板布局的石英振蕩電路中的輸入輸出端子及布線間配置接地布線(接地電源布線線)，能減少輸入輸出間雜散電容Cos，還能減少總雜散電容Cs，能夠實現石英振蕩電路的低耗功率化。附圖說明圖I是示意性示出在輸入輸出布線線之間配置接地電源布線線的本專利技術的屏蔽線方式的圖。圖2是示意性示出配置石英振動器及兩個外置電容元件的安裝基板的將現有的振蕩電路布局的圖。圖3是示出采用本專利技術的屏蔽線方式的搭載帶外置石英振動器的IC芯片的安裝基板的布局的一實施方式的圖。圖4是示出圖3中的安裝圖案的變形實施方式的示意圖。圖5是示出圖3及圖4所示的實施方式的另一變形實施方式的圖。圖6是示出示意性表示安裝基板上安裝已搭載將振蕩電路用反相器內置的IC芯片的IC封裝件，同樣在安裝基板所形成的振蕩電路用布線圖案上安裝石英振動器及負載電容時的、按本專利技術的屏蔽線方式本文檔來自技高網...
【技術保護點】
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：相馬弘之，
申請(專利權)人：精工電子有限公司，
類型：發明
國別省市：
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