一種PCI-E信號測試裝置，第一焊盤設置在第一PCI-E總線上且至接收芯片的距離小于至發送芯片的距離，第二焊盤設置在第二PCI-E總線上且至接收芯片的距離小于至發送芯片的距離，第一終端電阻設置在第一PCI-E總線與地之間，第三焊盤設置在第一PCI-E總線與第一終端電阻之間，第二終端電阻設置在第一PCI-E總線與地之間，第四焊盤設置在第二PCI-E總線與第二終端電阻之間，每一焊盤包括第一至第三區域，第一及第二區域分別鋪設銅，第三區域為挖空區域并設置在所述第一與第二區域之間將第一及第二區域分開，第一及第三焊盤的第一及第二區域連接第一PCI-E總線，第二及第四焊盤的第一及第二區域連接第二PCI-E總線。所述PCI-E信號測試裝置解決了測試時由于阻抗不匹配而導致的信號反射問題。
【技術實現步驟摘要】
本專利技術涉及一種測試裝置，特別涉及ー種可快速測試PCI-E信號的測試裝置。
技術介紹
PCIExpress (PCI-E)總線作為主板必備的總線，在電腦上得到了廣泛應用。例如南橋與網卡芯片之間的通信就使用PCI-E總線。PCI-E總線的信號傳輸速率最低為I. 25GS/s，最高達到5. OGS/s。但是隨著總線信號傳輸速度的提高，各種干擾因素，例如阻抗變動，鄰近信號串擾，電磁干擾(Electro Magneticlnterference,EMI)等對總線信號傳輸造成的影 響也更加明顯，故在設計中有必要對PCI-E總線進行信號完整性檢測。由于目前使用PCI-E總線進行信號傳輸的傳送芯片及發送芯片大都采用細間距球柵陣列(Fine-Pitch Ball Grid Array, FBGA)封裝,其組件封裝的限制使得通過探棒對PCI-E信號進行量測的位置并不是在發送信號實際的終端，這種量測方式由于存在阻抗不匹配，因此會造成信號反射，而使得到的相關參數值存在誤差，不能真實地反映信號本身狀態。
技術實現思路
鑒于上述內容，有必要提供ー種PCI-E信號測試裝置，以解決測試時由于阻抗不匹配而導致的信號反射問題。ー種PCI-E信號測試裝置，設置在ー待測印刷電路板上，以用于測試所述待測印刷電路板上的PCI-E信號，所述PCI-E信號測試裝置包括ー發送芯片、一接收芯片、連接在所述發送芯片與接收芯片之間的第一及第ニ PCI-E總線、第一至第四焊盤及第一及第ニ終端電阻，所述第一焊盤設置在所述第一 PCI-E總線上且至所述接收芯片的距離小于至所述發送芯片的距離，所述第二焊盤設置在所述第二 PCI-E總線上且至所述接收芯片的距離小于至所述發送芯片的距離，所述第一終端電阻設置在所述第一 PCI-E總線與地之間，所述第三焊盤設置在所述第一 PCI-E總線與所述第一終端電阻之間，所述第二終端電阻設置在所述第二 PCI-E總線與地之間，所述第四焊盤設置在所述第二 PCI-E總線與所述第二終端電阻之間，所述第一至第四焊盤均包括第一至第三區域，所述第一及第ニ區域上分別鋪設銅，所述第三區域為挖空區域，設置在所述第一與第二區域之間將第一及第ニ區域分開，所述第一及第三焊盤的第一及第ニ區域分別連接所述第一 PCI-E總線，所述第二及第四焊盤的第一及第ニ區域分別連接所述第二 PCI-E總線。相較現有技木，所述PCI-E信號測試裝置通過在所述待測主機板布線時對其上的PCI-E總線設置焊盤及終端電阻，通過連接第一及第ニ焊盤啟動所述待測主機板，并在所述待測主機板正常開機之后通過示波器及所述第三及第四焊盤來捕獲所述PCI-E總線上傳輸的PCI-E信號，并將其轉換為波形顯示出來以此來測試PCI-E信號完整性。所述PCI-E信號測試裝置解決了測試PCI-E信號時由于阻抗不匹配而導致的信號反射問題。附圖說明下面參照附圖結合具體實施方式對本專利技術作進ー步的描述。圖I為本專利技術PCI-E信號測試裝置的較佳實施方式的布線示意圖。圖2為圖I中焊盤的示意圖。圖3為采用本專利技術PCI-E信號測試裝置測量PCI-E信號時獲得的測試眼圖。主要元件符號說明發送芯片 10 接收芯片 20PCI-E 總線 31、32焊盤11-14終端電阻 R1、R2第一區域 I第二區域 2第三區域 3如下具體實施方式將結合上述附圖進ー步說明本專利技術。具體實施例方式請參照圖1，本專利技術PCI-E信號測試裝置設置在ー待測印刷電路板(圖未示)上，以用于測試所述待測印刷電路板上的PCI-E信號。所述PCI-E信號測試裝置的較佳實施方式包括ー發送芯片10、一接收芯片20、連接在所述發送芯片10與接收芯片20之間的PCI-E總線31及32、第一至第四焊盤11-14及兩終端電阻Rl及R2。所述第一焊盤11設置在所述PCI-E總線31上且靠近所述接收芯片20，所述第二焊盤12設置在所述PCI-E總線32上且靠近所述接收芯片20，所述終端電阻Rl設置在所述PCI-E總線31與地之間，所述第三焊盤13設置在所述所述PCI-E總線與所述終端電阻Rl之間，所述終端電阻R2設置在所述PCI-E總線32與地之間，所述第四焊盤14設置在所述PCI-E總線32與所述終端電阻R2之間。請繼續參照圖2，所述第一至第四焊盤11-14均為半徑R為5密爾的圓形焊盤，每ー焊盤包括第一至第三區域1-3，所述第一及第ニ區域1、2上分別鋪設銅，所述第三區域3為寬度L為4密爾的長條形挖空區域，設置在所述第一與第二區域I、2之間，所述第三區域3將區域I與2分開呈斷開狀態，所述第一焊盤11及第三焊盤13的第一及第ニ區域1、2分別連接所述PCI-E總線31，所述第二焊盤12及第四焊盤14的第一及第ニ區域1、2分別連接所述PCI-E總線32。因為所述發送芯片10與接收芯片20之間的PCI-E總線31、32的寬度一般為5密爾，從所述PCI-E總線31、32上量測所述PCI-E信號的探棒，例如TektronixP7313探棒的接觸面積大約為直徑為10密爾的圓，因此設置所述第一至第四焊盤11-14的直徑為10密爾。在其他實施方式中，所述第三區域3的寬度L可以設置成其它小于10密爾的值。因為所述第三區域3為挖空區域，所以在探棒沒有接觸所述第三區域3時，所述第一至第四焊盤11-14均處于斷開狀態，所述發送芯片10發出的PCI-E信號不能通過所述PCI-E總線31及32傳輸給所述接收芯片20。而當探棒接觸到所述第三區域3后，通過所述探棒的連接使得所述第一及第ニ區域I與2連接，此時所述發送芯片10發出的PCI-E信號通過所述PCI-E總線31及32傳輸給所述接收芯片20。在本實施方式中，為了使測試符合PCI-E的規范要求，保證信號在傳輸過程中阻抗匹配，設置所述終端電阻Rl及R2的阻值分別為50歐姆。測試吋，首先將探棒放置在所述第一焊盤11及第ニ焊盤12上，以通過所述探棒使所述第一焊盤11的第一及第ニ區域I與2連接及使所述第二焊盤12的第一及第ニ區域I與2連接，以使所述發送芯片10發 送PCI-E信號至所述接收芯片20，從而使待測主機板正常開機，之后再將示波器(圖未示)的兩探頭分別放置在所述第三焊盤13及所述第四焊盤14上，以通過所述示波器捕獲PCI-E信號，并將其轉換為波形(如圖3所示)顯示出來，通過分析獲得的波形即可得知所述PCI-E信號的狀態。所述PCI-E信號測試裝置通過在所述待測主機板布線時對其上的PCI-E總線設置焊盤及終端電阻，通過連接第一及第ニ焊盤啟動所述待測主機板，并在所述待測主機板正常開機之后通過示波器及所述第三及第四焊盤來捕獲所述PCI-E總線上傳輸的PCI-E信號，并將其轉換為波形顯示出來以此來測試PCI-E信號完整性。所述PCI-E信號測試裝置解決了測試PCI-E信號時由于阻抗不匹配而導致的信號反射問題。本文檔來自技高網...
【技術保護點】
【技術特征摘要】
1.ー種PCI-E信號測試裝置，設置在ー待測印刷電路板上，以用于測試所述待測印刷電路板上的PCI-E信號，所述PCI-E信號測試裝置包括ー發送芯片、一接收芯片、連接在所述發送芯片與接收芯片之間的第一及第ニ PCI-E總線、第一至第四焊盤及第一及第ニ終端電阻，所述第一焊盤設置在所述第一 PCI-E總線上且至所述接收芯片的距離小于至所述發送芯片的距離，所述第二焊盤設置在所述第二 PCI-E總線上且至所述接收芯片的距離小于至所述發送芯片的距離，所述第一終端電阻設置在所述第一 PCI-E總線與地之間，所述第三焊盤設置在所述第一 PCI-E總線與所述第一終端電阻之間，所述第二終端電阻設置在所述第二 PCI-E...
【專利技術屬性】
技術研發人員：高鳳娟，李暉，
申請(專利權)人：鴻富錦精密工業深圳有限公司，鴻海精密工業股份有限公司，
類型：發明
國別省市：
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