一種高速并行接口電路制造技術

本實用新型專利技術適用于數字通信領域，提供了一種高速并行接口電路，包括：接收數據并整形的LVDS接收模塊；與LVDS接收模塊連接，在采樣時鐘下對LVDS接收模塊輸出的數據進行采樣并轉換為并行數據的采樣轉換模塊；與采樣轉換模塊連接，為采樣轉換模塊提供采樣時鐘，并根據采樣轉換模塊輸出的數據調整采樣時鐘至最佳采樣點的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。本實用新型專利技術采用純數字的采樣時鐘相位調整和字調整方式對源同步數據進行準確采樣和恢復，通過對訓練數據采樣時鐘相位的計算反饋輸出到采樣時鐘的多路選擇器來改變采樣時鐘的相位，從而使時鐘采樣發生在數據有效窗口的中央。（*該技術在2021年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術屬于數字通信領域，尤其涉及一種高速并行接口電路。
技術介紹
隨著數字通信業務的蓬勃發展導致通信系統對傳輸帶寬提出了更高的挑戰，例如10Gbps高速并行接口在光纖通信、數據交換、網絡通信等方面有著廣泛的應用。高速并行傳輸的瓶頸之一是對數據的有效恢復，數據恢復中主要存在兩個問題：一是當單線傳輸速率越來越快時，相應的每位數據所占的時間窗口不斷減小，導致時鐘很難在數據的有效窗口準確采樣；二是由于并行傳輸的各條數據路徑延遲不同，導致接收端無法有效的同步接收并行傳輸的各路數據。在現有技術中，高速數據傳輸主要采用時鐘數據恢復的方式進行，即從高速傳輸的數據流中提取出時鐘信息，再用提取出的時鐘來對數據流進行采樣，保證時鐘采樣沿落在有效的采樣窗口內。時鐘數據恢復電路主要由邊沿檢測器、頻率捕獲器、相位跟蹤器和時鐘恢復器組成，首先通過邊沿檢測器檢測數據沿的跳變提取相位信息，然后通過相位提取電路的自振蕩調整時鐘的相位，最后通過時鐘恢復器以監視和調整相位提取電路輸出的時鐘頻率，其中時鐘恢復器由高頻參考時鐘振蕩源、濾波器、鑒相器和分頻器構成，這些都是設計較復雜、對精度要求極高的模擬電路，對集成電路的生產工藝也有特殊的要求，且時鐘數據恢復電路對于突發的數據信號，其大相位的抖動容易導致鎖相環失鎖，鎖相環鎖定時間較長，往往不能滿足快速同步要求。
技術實現思路
本技術的目的在于：提供一種高速并行接口電路，旨在解決上述
技術介紹
中存在的問題。本技術的目的是這樣實現的：一種高速并行接口電路，包括：接收數據并整形的LVDS接收模塊；與LVDS接收模塊連接，在采樣時鐘下對LVDS接收模塊輸出的數據進行采樣并轉換為并行數據的采樣轉換模塊；與采樣轉換模塊連接，為采樣轉換模塊提供采樣時鐘，并根據采樣轉換模塊輸出的數據調整采樣時鐘至最佳采樣點的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。所述采樣轉換模塊包括：在同個采樣時鐘下分別在LVDS接收模塊輸出的數據的上升沿和下降沿進行采樣并存儲的上升沿采樣單元和下降沿采樣單元；以及與上升沿采樣單元和下降沿采樣單元連接，將上升沿采樣單元和下降沿采樣單元輸出的采樣數據組合成并行數據的采樣組合單元。所述位同步模塊包括：產生n個相位的采樣時鐘的DLL鎖相環，所述n為大于1的整數；與DLL鎖相環連接，從所述n個相位時鐘中選擇一個作為采樣轉換模塊的采樣時鐘的多路選擇器；以及與采樣轉換模塊和多路選擇器連接，根據采樣轉換模塊輸出的數據與預設的基準數據的比較結果，控制多路選擇器相應地調整輸出的相位時鐘，直至輸出的相位時鐘為最佳采樣點的采樣時鐘調整模塊。所述DLL鎖相環基于源同步時鐘信號產生n個相位的采樣時鐘。所述n為16。所述采樣時鐘調整模塊檢測接收數據的跳變沿，在數據發生跳變沿時，控制多路選擇器以每次1/n的精度調整輸出的采樣時鐘的相位，并計算接收數據變化至中間沿的移相次數counter1和接收數據變化至左邊沿的移相次數counter2，以及計算并存儲采樣時鐘移相位(counter1+counter2)/2；所述多路選擇器根據所述采樣時鐘移相位輸出最佳采樣點。所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用于在訓練階段基于預設的同步字對接收到的非同步字數據進行移位調整，計算并存儲移位數，以及在正常數據傳輸階段按照所存移位數對數據進行移位，并將移位調整后的數據寫入異步FIFO單元。所述移位計算單元還用于在完成移位并計算出移位數后產生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產生WrdRdy信號，并且所有的WrdRdy信號均有效時有效。所述對各通道的WrdRdy信號進行邏輯與處理得到AllRdy信號，當AllRdy有效且同步字到來時將數據存入所述異步FIFO單元中；對于所述異步FIFO單元的讀信號在AllRdy有效至少一個時鐘周期后有效。本技術的突出優點是：本技術采用純數字的采樣時鐘相位調整和字調整方式對源同步數據進行準確采樣和恢復，通過對訓練數據采樣時鐘相位的計算反饋輸出到采樣時鐘的多路選擇器來改變采樣時鐘的相位，從而使時鐘采樣發生在數據有效窗口的中央，并且能夠不受外界溫度、濕度、干擾等的影響。附圖說明圖1是本技術提供的高速并行接口電路的結構圖；圖2是本技術提供的高速并行接口電路中采樣轉換模塊的結構圖；圖3是本技術提供的高速并行接口電路中位同步模塊的結構圖；圖4是本技術提供的高速并行接口電路中字同步模塊的結構圖。具體實施方式為了使本技術的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本技術進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本技術，并不用于限定本技術。高速并行數據的傳輸由多個通道組成，在本技術中，各通道的高速并行接口電路結構如圖1所示。每一個單通道(并行數據中的一位數據路徑)包括位同步和字同步兩個部分。位同步部分包括依次電性連接的低電壓差分信號(LVDS)接收模塊1、采樣轉換模塊2和位同步模塊3。LVDS接收模塊1接收各通道中的數據并進行整形后輸出，采樣轉換模塊2在采樣時鐘下對接收的數據進行采樣并轉換為并行數據，位同步模塊3為采樣轉換模塊2提供采樣時鐘，對接收的數據進行恢復，并根據接收的數據調整采樣時鐘至最佳采樣點，字同步模塊4通過對接收到的數據進行移位調整，使各個通道數據的字對齊。在高速并行接口正常工作時，發送端將先發送預設的一定系列的訓練序列，以供接收端完成初始的位同步和字同步處理。圖2示出了本技術提供的上述采樣轉換模塊2的結構，包括上升沿采樣單元21、下降沿采樣單元22和采樣組合單元23。LVDS接收模塊1輸出的數據將同時輸入至上升沿采樣單元21和下降沿采樣單元22。上升沿采樣單元21和下降沿采樣單元22在同個采樣時鐘下分別在數據的上升沿和下降沿進行采樣并存儲，本技術中，每個采樣時鐘下，上升沿采樣單元21和下降沿采樣單元22分別采樣2位數據（分2個時鐘周期完成），由采樣組合單元23對這4位采樣數據進行組合，通過順序調整合成4位并行數據，以便于降低內部數據處理的時鐘，還便于其后的位同步處理與訓練序列的字同步處理。本技術無需特殊的雙沿采集寄存器就能實現輸入的串行數據到并行數據的轉換。圖3示出了本技術提供的上述位同步模塊3的結構，包括DLL鎖相環31、多相位時鐘無毛刺切換的多路選擇器32和采樣時鐘調整模塊33。在本技術中，DLL鎖相環31基于LVDS接收模塊1輸出的源同步時鐘(即發送數據端發出的隨路時鐘)信號產生n（n為大于1的整數，例如n為8、16等）個相位的采樣時鐘，多路選擇器32從該n個相位時鐘中選擇一個作為采樣轉換模塊2的采樣時鐘。采樣時鐘調整模塊33將采樣組合單元23輸出的并行數據本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種高速并行接口電路，其特征在于，包括：
接收數據并整形的LVDS接收模塊；
與LVDS接收模塊連接，在采樣時鐘下對LVDS接收模塊輸出的數據進行采樣并轉換為并行數據的采樣轉換模塊；
與采樣轉換模塊連接，為采樣轉換模塊提供采樣時鐘，并根據采樣轉換模塊輸出的數據調整采樣時鐘至最佳采樣點的位同步模塊；以及
與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。
2.如權利要求1所述的高速并行接口電路，其特征在于，所述采樣轉換模塊包括：
在同個采樣時鐘下分別在LVDS接收模塊輸出的數據的上升沿和下降沿進行采樣并存儲的上升沿采樣單元和下降沿采樣單元；以及
與上升沿采樣單元和下降沿采樣單元連接，將上升沿采樣單元和下降沿采樣單元輸出的采樣數據組合成并行數據的采樣組合單元。
3.如權利要求1所述的高速并行接口電路，其特征在于，所述位同步模塊包括：
產生n個相位的采樣時鐘的DLL鎖相環，所述n為大于1的整數；
與DLL鎖相環連接，從所述n個相位時鐘中選擇一個作為采樣轉換模塊的采樣時鐘的多路選擇器；以及
與采樣轉換模塊和多路選擇器連接，根據采樣轉換模塊輸出的數據與預設的基準數據的比較結果，控制多路選擇器相應地調整輸出的相位時鐘，直至輸出的相位時鐘為最佳采樣點的采樣時鐘調整模塊。
4.如權利要求3所述的高速并行接口電路，其特征在于，所述DLL鎖相環基于源同步時鐘信號產生n個相位的采樣時鐘。
5.如權...

【專利技術屬性】
技術研發人員：章睿，劉歡，王智，劉勇，
申請(專利權)人：成都三零嘉微電子有限公司，
類型：實用新型
國別省市：