全速多端口存儲器陣列測試方法及設備技術

本申請涉及全速多端口存儲器陣列測試方法及設備。通過在處理器操作頻率下同時經由兩個或兩個以上寫入端口將數據寫入到多端口存儲器陣列及/或同時經由兩個或兩個以上讀取端口從所述陣列讀取數據來測試所述多端口存儲器陣列。可循序地或并行地執行對從所述陣列讀取的數據與寫入到所述陣列的數據的比較。在正常處理器操作期間，有效地停用比較器電路。通過同時經由多個端口寫入及/或讀取數據，可暴露潛在的電邊際。此外，在半導體制造測試期間，使用多個寫入端口來寫入測試模式及使用多個讀取端口來讀取所述模式會顯著減少測試時間。

【技術實現步驟摘要】

本專利技術大體而言涉及處理器領域，且確切地說涉及一種在操作頻率下測試多端口存儲器陣列的方法。
技術介紹
·微處理器在多種多樣的應用中執行計算操作。處理器可充當例如服務器或臺式計算機的固定計算系統中的中央或主處理單元。高執行速度通常對于此類臺式處理器是一個主要的考慮因素。另外，處理器日益部署在例如膝上型計算機和個人數字助理(PDA)等移動計算機中，且部署在例如移動電話、全球定位系統(GPS)接收器、便攜式電子郵件客戶端等嵌入式應用中。在此類移動應用中，除了高執行速度外，低功率消耗和小尺寸是合乎需要的。許多計算機程序被寫入，仿佛執行所述計算機程序的計算機具有非常大量(理想地是無限量)的快速存儲器。一般現代處理器通過使用存儲器類型的層級來模擬無限快速存儲器的理想狀況，每一存儲器類型具有不同速度和成本特性。層級中的存儲器類型從頂級的非常快且非常昂貴到較低級中的漸慢但較經濟的存儲裝置類型變化。一種常見的處理器存儲器層級可包括頂層處的處理器中的寄存器(門)；后面是由靜態隨機存取存儲器(SRAM)構成的一個或一個以上芯片上高速緩沖存儲器；可能的芯片外高速緩沖存儲器(SRAM);主存儲器動態隨機存取存儲器(DRAM);磁盤存儲裝置(具有電動機械存取的磁性媒體)；以及最低層處的帶或壓縮盤(CD)(磁性或光學媒體)。大多便攜式電子裝置具有有限的(如果有的話)磁盤存儲空間，且因此大小通常有限的主存儲器是存儲器層級中的最低層。高速芯片上寄存器構成處理器存儲器層級的頂層。離散寄存器和/或鎖存器用作指令執行管線中的存儲元件。大多RISC指令集結構包含一組供處理器用于存儲多種多樣的數據的通用寄存器(GPR)，所述多種多樣的數據例如是指令操作碼、地址、偏移量、運算數以及算術和邏輯運算的中間和最終結果等。在一些處理器中，邏輯GPR對應于物理存儲元件。在其它處理器中，通過動態地將每一邏輯GPR識別符指派給較大組的存儲位置或物理寄存器中的一者(此項技術中通常稱為寄存器重命名)來改進性能。在任一情況下，由邏輯GPR識別符存取的存儲元件可能不是實施為離散寄存器，而是實施為存儲器陣列內的存儲位置。實施邏輯GPR的寄存器或存儲器陣列存儲元件具有多個端口。亦即，可通過多個不同的處理器元件(例如各種管線級、ALU、高速緩沖存儲器等來對其進行寫入及/或讀取其內容。測試是IC制造的一個用以識別和清除有缺陷或低于標準的組件的重要部分。測試存儲器陣列尤其容易出現問題。自動測試模式產生(ATPG)方法包括將激勵模式掃描到一組掃描鏈寄存器或鎖存器中，施加所述模式以激發隨機邏輯，將結果俘獲在另一組掃描鏈寄存器或鎖存器中，以及將所俘獲的結果掃描出以與預期值進行比較。由于測試模式在陣列中的過渡性存儲的緣故，無法使用ATPG技術來有效地測試存儲器陣列。可通過功能測試來測試處理器中的存儲器陣列，其中在處理器管線中執行代碼以將測試模式寫入到陣列(例如，寫入到邏輯GPR)，接著讀取值并與預期值進行比較。功能測試耗費時間且效率低下，因為在執行測試之前必須將處理器初始化，并將測試代碼載入到高速緩沖存儲器中。另外，從被測試的存儲器位置處將管線內的控制和觀察點移除很遠，且可能難以將揭露的故障與介入電路隔離。因此，許多具有嵌入式存儲器陣列的現有技術處理器包含在測試模式期間激發存儲器陣列的內置自測(BIST)電路。BIST控制器將數據模式寫入到存儲器陣列，讀取數據模式，并將所讀取的數據與預期數據進行比較。在工作模式中，BIST控制器非現役，且存儲器·陣列由處理器控制電路控制。現有技術BIST系統包含存儲器陣列中的專用測試端口，用來在測試期間寫入及/或讀取陣列。這通過限制存儲器存取帶寬而對測試持續時間提出下邊界；無法測試存儲器I/O電路，包括功能讀取及寫入端口 ；且可能無法揭露僅在兩個或兩個以上端口同時存取所述陣列時才得以暴露的電邊際(electrical marginality)。
技術實現思路
根據一個或一個以上實施例，BIST控制器通過在處理器操作頻率下同時經由兩個或兩個以上的寫入端口寫入數據到多端口存儲器陣列及/或同時經由兩個或兩個以上的讀取端口從所述陣列讀取數據來測試所述多端口存儲器陣列。可循序地或并行地執行對從所述陣列所讀取的數據與被寫入到所述陣列的數據的比較。在正常處理器操作期間，有效地停用比較器電路。與現有技術的測試方法相比較，通過同時經由多個端口寫入及/或讀取數據，可暴露潛在的電邊際，且減少測試時間。一個實施例涉及一種在處理器中測試具有多個寫入端口的存儲器陣列的方法。經由第一寫入端口將第一數據模式(data pattern)寫入到所述陣列中的第一地址。同時，經由第二寫入端口將第二數據模式寫入到所述陣列中的第二地址。從所述陣列讀取所述第一數據模式及所述第二數據模式。分別將從所述陣列所讀取的第一數據模式及第二數據模式與被寫入到所述陣列的第一數據模式及第二數據模式相比較。另一實施例涉及一種在處理器中測試具有多個讀取端口的存儲器陣列的方法。將第一數據模式寫入到所述陣列中的第一地址。將第二數據模式寫入到所述陣列中的第二地址。經由第一讀取端口從所述陣列讀取所述第一數據模式。同時，經由第二讀取端口從所述陣列讀取所述第二數據模式。分別將從所述陣列所讀取的第一數據模式及第二數據模式與被寫入到所述陣列的第一數據模式及第二數據模式相比較。又一實施例涉及一種在處理器中測試存儲器陣列的方法。將一個或一個以上預定數據模式寫入到所述陣列。同時經由兩個或兩個以上的讀取端口從所述陣列讀取所述數據模式，借此暴露所述陣列及/或讀取端口中通過一次經由一個讀取端口來讀取數據而未能暴露的電邊際。再一實施例涉及一種處理器。所述處理器包含存儲器陣列，其具有至少一個寫入端口及多個鎖存讀取端口 ；第一數據比較器，其具有讀取數據輸入及比較數據輸入，且輸出對讀取數據是否與比較數據模式匹配的指示；及第一選擇器，其將來自兩個或兩個以上的第一讀取端口的數據選擇性地引導到第一比較器讀取數據輸入。所述處理器另外包含BIST控制器，所述控制器控制寫入端口、第一讀取端口及第一選擇器，將寫入數據提供到寫入端口且將數據與第一比較器比較數據輸入相比較，并接收第一比較器輸出。BIST控制器可操作以經由寫入端口將一個或一個以上預定數據模式寫入到所述陣列；同時經由兩個或兩個以上的第一讀取端口從所述陣列讀取寫入數據；及循序地控制第一選擇器，使其將來自每一第一讀取端口的數據引導到第一比較器，將對應的比較數據提供到第一比較器，且通過檢驗第一比較器輸出而驗證所述陣列。附圖說明 圖I是處理器的功能框圖。圖2是實施多端口寄存器堆及BIST電路的存儲器陣列的功能框圖。圖3是用于存儲器陣列的通過同時經由兩個或兩個以上的寫入端口寫入測試模式的BIST方法的流程圖。圖4是用于存儲器陣列的通過同時經由兩個或兩個以上的讀取端口讀取測試模式的BIST方法的流程圖。具體實施例方式圖I描繪處理器10的功能框圖。處理器10根據控制邏輯14而在指令執行管線12中執行指令。管線12可以是超標量(superscalar)設計，具有多個平行管線，例如12a及12b。管線12a、12b包括組織在管級中的多種寄存器或鎖存器16及一個或一個以上算術邏輯單元(ALU) 18。存儲器陣列20提本文檔來自技高網...

【技術保護點】
一種方法，其包含：在測試模式期間：在第一時間經由第一專用寫入端口將第一數據模式寫入到存儲器陣列中的第一地址，且同時經由第二專用寫入端口將第二數據模式寫入到所述存儲器陣列中的第二地址，其中通過耦合到所述第一專用寫入端口和所述第二專用寫入端口的公共測試控制器寫入所述第一數據模式和所述第二數據模式；及在與所述第一時間不同的第二時間經由第一專用讀取端口從所述存儲器陣列的所述第一地址讀取所述第一數據模式，且同時經由第二專用讀取端口從所述存儲器陣列的所述第二地址讀取所述第二數據模式，通過所述第一專用讀取端口和所述第二專用讀取端口的同時讀取暴露了所述存儲器陣列中通過一次經由一個讀取端口從所述存儲器陣列讀取而未能暴露的潛在的電邊際；及在非測試模式期間：在第一比較器的數據輸入處接收常數數據模式。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：阿南德·克里希納穆爾蒂，克林特·韋恩·芒福德，拉克希米康德·馬米萊蒂，桑賈伊·B·帕特爾，
申請(專利權)人：高通股份有限公司，
類型：發明
國別省市：