一種基于可編程ECL邏輯器件的高頻相移信號發生電路制造技術

本實用新型專利技術公開了一種基于可編程ECL邏輯器件的高頻相移信號發生電路。現有的高頻信號發生器價格昂貴且硬件電路復雜。本實用新型專利技術包括快速比較器、PLL倍頻器、ECL信號時鐘分配器、脈沖抑制器、第一數字分頻器和第二數字分頻器。快速比較器將外部時鐘信號轉化為方波信號，PLL可編程倍頻器將該方波信號倍頻，ECL信號時鐘分配器將該倍頻信號分配至兩路，一路倍頻信號經由第一數字分頻器直接分頻，另一路倍頻信號由脈沖抑制器抑制一個2π的相移后由第二數字分頻器，第一數字分頻器和第二數字分頻器的分頻倍數均為，第一數字分頻器的輸出信號相對第二數字分頻器的輸出信號有的相移。本實用新型專利技術電路設計原理簡單，可復制性強。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及一種高頻相移信號發生電路，具體涉及一種基于可編程ECL邏輯器件的高頻相移信號發生電路。
技術介紹
隨著電子技術的發展，高頻相移信號在精密工程、電子、生物醫學、通信科學研究的應用越來越廣泛，現有的普通高頻信號發生器常表現為信號不穩定，或是精度不高，而高性能高頻信號發生器的價格昂貴，對于一般用戶并非最佳選擇。傳統的相移信號發生電路采用鎖相環與計數器構成地址發生器在不同數據存儲 器下去數據實現，通過改變數據的存儲位置實現信號的相移，這種方法輸出靈活，但是由于鎖相環輸出頻率的限制，適合于IMHz以下的低頻信號應用領域，且構成鎖相環的重要部分計數器容易失去控制以及相對復雜的電路結構使整個電路的可靠性難以保證。近年來發展的基于直接數字頻率合成DDS技術的高頻信號發生器，能實現頻率在40MHz以上的相移信號輸出，相移分辨率可達到O. 01°，但該類產品均未給出相移不穩定性指標。另外，該類高頻信號發生器均為國外產品壟斷，價格昂貴，且硬件電路復雜，體積較大，不易攜帶。因此自主開發便攜式、高穩定、低信噪比、低成本的高頻相移信號發生器具有重要的技術創新價值。中國專利技術專利公告的公告號為CN102055428A的專利公布了一種數字移相器，此類移相器的頻域寬，可為6 18GHz，制造工藝簡便，成品率高，相移精度高，可相移步進值局限在11. 25°。中國專利技術專利公告的公告號為CN101355350A的專利公布了一種移相電路，該類移相電路具有低本征延遲的特性，可公告內未提及頻域范圍。
技術實現思路
本技術的目的在于提供一種基于可編程ECL邏輯器件的電路拓撲結構簡單、頻域寬、信號穩定、相位噪聲小、成本低、電路面積小的高頻相移電路。本技術解決技術問題所采取的技術方案本技術包括快速比較器、PLL倍頻器、ECL信號時鐘分配器、脈沖抑制器、第一數字分頻器和第二數字分頻器。快速比較器將外部時鐘信號轉化為方波信號，PLL可編程倍頻器將該方波信號倍頻，ECL信號時鐘分配器將該倍頻信號分配至兩路，一路倍頻信號經由第一數字分頻器直接分頻，另一路倍頻信號由脈沖抑制器抑制一個2 π的相移后由第二數字分頻器分頻。本技術的有益效果在于1、電路設計原理簡單，可復制性強；2、電路體積小；3、相移信號噪聲小；4、相移信號穩定；5、相移精度高；6、抗干擾能力強；7、成本低。附圖說明圖I為本技術高頻相移發生電路相移產生原理圖。圖2為本技術聞頻相移發生電路的結構不意圖。圖3為本技術脈沖抑制波產生原理示意圖。圖4為本技術高頻相移發生電路中比較器的電路原理圖。圖5為本技術高頻相移發生電路中PLL倍頻器的電路原理圖。圖6為本技術高頻相移發生電路中ECL信號時鐘分配器的電路原理圖。圖7為本技術高頻相移發生電路中TTL信號至ECL信號轉換器的電路原理圖。圖8為本技術高頻相移發生電路中同步觸發器的電路原理圖。圖9為本技術高頻相移發生電路中第一延遲器和第二延遲器的電路原理圖。圖10為本技術高頻相移發生電路中異或門的電路原理圖。圖11為本技術高頻相移發生電路中第三延遲器的電路原理圖。圖12為本技術高頻相移發生電路中第一分頻器和第二分頻器的電路原理圖。圖13為本技術實施例輸出信號穩定性測試實驗結果圖。具體實施方式以下結合附圖進ー步說明本技術。本技術包括快速比較器、PLL倍頻器、ECL信號時鐘分配器、脈沖抑制器、分頻器。快速比較器將外部時鐘信號經轉化為方波信號，PLL可編程倍頻器將該方波信號倍頻，ECL信號時鐘分配器將該倍頻信號分配至兩路，一路經由數字分頻器I直接分頻，另一路倍頻信號由脈沖抑制器抑制一個脈沖(相應的相移為2π)后由數字分頻器2分頻，數字分頻器I和數字分頻器2的分頻倍數均為2_f (P為整數)，則數字分頻器I的輸出信號相對數字分頻器2的輸出信號有$的相移；相移原理圖如圖I所示，頻率為/HF高頻數字邏輯ECL信號，用ECL邏輯器件抑制ー個脈沖，則相應有231的相移產生,將該信號二分頻后,相移量為Π，因ECL信號頻率可分頻為パ倍，則在頻率為2_らん的信號處有值為況/ぜ的相移信號產生。如圖2所示。外部時鐘信號源信號Sm經快速比較器轉化為方波信號，PLL倍頻器將該方波信號倍頻，設倍頻倍數為N，則倍頻器的輸出信號頻率為fw(J取=N-Jclg )，該倍頻信號由ECL信號時鐘分配器分配至兩路，一路ECL倍頻信號直接分配至分頻器1，分頻器I的輸出信號為SI，另一路ECL倍頻信號分配至脈沖抑制器，脈沖抑制器對該ECL倍頻信號的某個脈沖進行抑制，被脈沖抑制后的ECL倍頻信號發送至分頻器2，分頻器2的輸出信號為S2，分頻器I和分頻器2的分頻倍數均為2ぅ，則信號S2相對信號SI的相移量為f，信號SI和信號S2的頻率均為等。結合圖2和圖3，本技術的脈沖抑制器由TTL至ECL信號轉換電路、同步觸發器、延遲器I、延遲器2、異或門電路、延遲器3組成。圖2中虛線框內為脈沖抑制器結構框圖，脈沖抑制觸發TTL信號經轉化電路轉換成ECL信號，該ECL信號經由同步觸發器與PLL倍頻信號Shf同歩。與倍頻信號Shf同步的ECL信號同時發至延遲器I和延遲器2，延遲器I輸出延時量為tl的延遲信號Stl，延遲器2輸出延時量為t2的延遲信號St2，其波形如圖3所示，信號Stl和信號St2經由異或門異或，異或門的輸出為脈沖抑制信號，該脈沖抑制信號的脈沖寬度等于倍頻信號^hf的周期，n\it2-ti=TffF。如圖3所示，毎次外部觸發信號的邊沿均觸發一次脈寬為Thf的抑制信號，該抑制信號通過延遲器3來抑制倍頻信號Shf，從而實現2 π的相移。快速比較器的原理圖可參見圖4所示，包括第一電容Cl、第二電容C2，快速比較器AD8598。比較器AD8598的輸入引腳INA-連接外部時鐘信號源信號Sclk ;比較器AD8598 的輸入引腳INA+、INB+、INB-、GND、V-接地，比較器AD8598的輸出引腳QA輸出信號Sa ; t匕較器AD8598的引腳V+、第一電容Cl的一端、第二電容C2的一端與5V連接；第一電容的另一端、第二電容的另一端均接地；比較器AD8598的其余引腳懸空。第一電容Cl容值為100nF、第二電容C2容值為IOnF在高頻電路中起電源濾波作用。PLL倍頻器的原理圖可參見圖5所示，包括第一電阻RI、第三電容C3、第四電容C4、第五電容C5、第六電容C6。倍頻器MC12349的輸入引腳PREF_EXT連接比較器AD8598的輸出信號Sa;倍頻器MC12349的輸出引腳F0UT、■分別輸出信號Sb和信號瓦；倍頻器MC12349的引腳S_CLOCK、S_DATA、S_L0AD、PffR-DOffN、GND 接地；倍頻器 MC12349 的引腳 0E、PToTe 和第三電容C3的一端與+5V連接；倍頻器MC12349的引腳Vcc和第四電容C4的一端與5V連接；倍頻器MC12349的引腳PLL-Vcc與第一電阻Rl的一端,第五電容C5、第六電容C6的一端連接;倍頻器 MC12349 W$_N[1]、N[0]、M[6]、M[5]、M[4]、M[3]、M[2]、M[1]、M[0]分別與開關 SWITCH I 的 1、2、3、本文檔來自技高網...

【技術保護點】
一種基于可編程ECL邏輯器件的高頻相移信號發生電路，包括快速比較器、PLL倍頻器、ECL信號時鐘分配器、脈沖抑制器、第一數字分頻器和第二數字分頻器，其特征在于：快速比較器將外部時鐘信號轉化為方波信號，PLL可編程倍頻器將該方波信號倍頻，ECL信號時鐘分配器將該倍頻信號分配至兩路，一路倍頻信號經由第一數字分頻器直接分頻，另一路倍頻信號由脈沖抑制器抑制一個2π的相移后由第二數字分頻器分頻。

【技術特征摘要】
1.一種基于可編程ECL邏輯器件的高頻相移信號發生電路，包括快速比較器、PLL倍頻器、ECL信號時鐘分配器、脈沖抑制器、第一數字分頻器和第二數字分頻器，其特征在于快速比較器將外部時鐘信號轉化為方波...

【專利技術屬性】
技術研發人員：許素安，陳樂，孫堅，鐘紹俊，富雅瓊，黃艷巖，謝敏，徐紅偉，何京徽，
申請(專利權)人：中國計量學院，
類型：實用新型
國別省市：