本發(fā)明專利技術(shù)提供用于時(shí)鐘樹轉(zhuǎn)換處的先入先出(FIFO)裝置與方法，其利用一第一時(shí)鐘域的一第一時(shí)鐘信號(hào)接收一輸入信號(hào)且利用一第二時(shí)鐘域的一第二時(shí)鐘信號(hào)輸出一輸出信號(hào)，該裝置包括：至少三個(gè)寫入緩存器，其屬于該第一時(shí)鐘域，用以接收該輸入信號(hào)，其中每一寫入緩存器各自具有一第一輸出；一第一控制器，其屬于該第一時(shí)鐘域，用以依一順序致能該至少三個(gè)寫入緩存器，并產(chǎn)生一起始信號(hào)；一多任務(wù)器，接收這些第一輸出；以及一第二控制器，屬于該第二時(shí)鐘域，其通過一異步接口接收該起始信號(hào)，且依據(jù)該起始信號(hào)控制該多任務(wù)器依該順序輸出這些第一輸出作為該輸出信號(hào)；其中該第二時(shí)鐘域是根據(jù)該第一時(shí)鐘域所產(chǎn)生的一時(shí)鐘樹，且該第二時(shí)鐘信號(hào)與該第一時(shí)鐘信號(hào)不同步。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及先入先出(FIFO)設(shè)計(jì)，尤指用于時(shí)鐘樹轉(zhuǎn)換處的FIFO設(shè)計(jì)。
技術(shù)介紹
在數(shù)字電路中，通常使用時(shí)鐘信號(hào)來定義用于電路中數(shù)據(jù)移動(dòng)的時(shí)間參考，而為使電路中受時(shí)鐘信號(hào)驅(qū)動(dòng)的各組件能夠接收到時(shí)鐘信號(hào)，通常會(huì)自該時(shí)鐘信號(hào)的其中一點(diǎn)或其來源產(chǎn)生時(shí)鐘樹(Clock Tree)以供這些組件使用，但時(shí)鐘樹產(chǎn)生前與產(chǎn)生后的時(shí)鐘信號(hào)間會(huì)具有一延遲(Latency),因而造成數(shù)據(jù)的維持時(shí)間(Hold Time)必須作對應(yīng)的調(diào)整。圖I為遭遇上述問題的一示意圖，其中緩沖器或延遲單元11用來表示由時(shí)鐘源產(chǎn)生的時(shí)鐘樹與時(shí)鐘源間所具有的延遲(Latency),須注意的是，圖中的緩沖器或延遲單元11是時(shí)鐘樹的延遲示意，非設(shè)計(jì)所加入的緩沖器或延遲單元。圖I中的來源端具有緩存器13，其接收輸入信號(hào)并由來源時(shí)鐘驅(qū)動(dòng)，輸入信號(hào)的數(shù)據(jù)由緩存器13傳送至后端的緩存器15，而來源時(shí)鐘產(chǎn)生時(shí)鐘樹以驅(qū)動(dòng)緩存器15。在本專利技術(shù)中，將經(jīng)由來源時(shí)鐘產(chǎn)生時(shí)鐘樹的界面稱為時(shí)鐘樹轉(zhuǎn)換處。由圖I的時(shí)序圖可看出來時(shí)鐘樹與來源時(shí)鐘間的延遲會(huì)使組件15在接收輸入數(shù)據(jù)時(shí)發(fā)生問題，使得輸入信號(hào)由來源時(shí)鐘的時(shí)鐘域(Clock Domain)傳輸至?xí)r鐘樹的時(shí)鐘域時(shí)無法被組件15正確接收。而解決這項(xiàng)問題的傳統(tǒng)辦法是運(yùn)用如圖2所示的方式，插入緩沖器或延遲單元17，使輸入數(shù)據(jù)在時(shí)序上能夠正確地被組件15接收。或是如圖3所示，以可調(diào)式延遲單元調(diào)整時(shí)鐘樹的上升緣(Rising Edge)，使其在正確的時(shí)機(jī)觸發(fā)組件15以安全地接收輸入信號(hào)的數(shù)據(jù)。上述的解決方案其概念雖然簡單，然而實(shí)際的電路卻往往不如上述單純，因此隨著后端電路功能增加與復(fù)雜化，時(shí)鐘樹所造成的時(shí)鐘延遲的影響也越顯著，使得上述方式在實(shí)行上變得相當(dāng)繁瑣而耗費(fèi)時(shí)程。舉例來說，如圖4所示，顯示器的信號(hào)輸入常有多種來源如HDMI、Tuner、色差端子、S端子、或ADC…等，這些輸入來源41 44本身所具有的內(nèi)部電路會(huì)產(chǎn)生各自的時(shí)鐘樹與數(shù)據(jù)，而這些時(shí)鐘樹與數(shù)據(jù)再經(jīng)由多任務(wù)器45與46傳輸至后端的緩存器47,因?yàn)樵撔r(shí)鐘樹具有各自的延遲(latency),而時(shí)鐘與數(shù)據(jù)的延遲的差異必須小于最高處理時(shí)鐘速度的周期，且該周期的范圍可能由13. 5MHz 300MHz，若時(shí)鐘與數(shù)據(jù)延遲的差異超過時(shí)鐘為300MHz的時(shí)鐘的一個(gè)周期，則必定會(huì)有維持時(shí)間違例(HoldTimeViolation)的狀況發(fā)生，在顯示器的輸入來源種類相當(dāng)多的狀況下，所使用的多任務(wù)器除了面對速差很大的時(shí)鐘之外也必須處理數(shù)據(jù)，而經(jīng)過多任務(wù)器45與46的處理之后會(huì)遇到后端的電路，雖然各輸入來源端自行產(chǎn)生時(shí)鐘樹，并平衡時(shí)鐘與數(shù)據(jù)間的延遲關(guān)系，但經(jīng)過多任務(wù)器后，必須再另行產(chǎn)生一個(gè)后端電路所需要的時(shí)鐘樹，以避免在來源端一次產(chǎn)生過于龐大的時(shí)鐘樹，或因時(shí)鐘樹過于龐大而無法產(chǎn)生，但隨著功能需求增加，后端電路通常十分龐大，且所需的時(shí)鐘緩沖器(Clock Buffer)亦不在少數(shù)，使得所需產(chǎn)生的時(shí)鐘樹相對變得更長，因而必須不斷地調(diào)整所有輸入來源的時(shí)鐘與數(shù)據(jù)間的延遲關(guān)系，來平衡時(shí)鐘與數(shù)據(jù)間的延遲關(guān)系，以確保后端電路的第一級可安全地接收所有數(shù)據(jù)，而數(shù)據(jù)是否能夠被安全接收也與后端時(shí)鐘樹的長度有關(guān)，使得這些平衡關(guān)系會(huì)隨著加入新的設(shè)計(jì)或不同的電路平面圖(Floor Plan)而必須重新調(diào)整，因此實(shí)行起來相當(dāng)復(fù)雜，加上顯示器的輸入來源非常多，造成后端電路設(shè)計(jì)上相當(dāng)大的不便，而影響研發(fā)時(shí)程與成本。緣此，申請人鑒于習(xí)知技術(shù)中的缺失，構(gòu)思出本案以克服上述缺點(diǎn)，以下為本案的簡要說明。
技術(shù)實(shí)現(xiàn)思路
因此，本專利技術(shù)的目的之一在于隔離時(shí)鐘樹產(chǎn)生前與產(chǎn)生后的時(shí)鐘信號(hào)而使兩者獨(dú)立，以解決傳統(tǒng)方法的問題。根據(jù)本專利技術(shù)的第一構(gòu)想，其提供一種先入先出(FIFO)裝置，其利用一第一時(shí)鐘域的一第一時(shí)鐘信號(hào)接收一輸入信號(hào)且利用一第二時(shí)鐘域的一第二時(shí)鐘信號(hào)輸出一輸出信號(hào)，該裝置包括至少三個(gè)寫入緩存器，其屬于該第一時(shí)鐘域，用以接收該輸入信號(hào)，其中每一寫入緩存器各自具有一第一輸出；一第一控制器，其屬于該第一時(shí)鐘域，用以依一順序致能該至少三個(gè)寫入緩存器，并產(chǎn)生一起始信號(hào)；一多任務(wù)器，接收這些第一輸出；以及一第二控制器，屬于該第二時(shí)鐘域，其通過一異步接口接收該起始信號(hào)，且依據(jù)該起始信號(hào)控制該多任務(wù)器依該順序輸出這些第一輸出作為該輸出信號(hào)；其中該第二時(shí)鐘域是根據(jù)該第一時(shí)鐘域所產(chǎn)生的一時(shí)鐘樹，且該第二時(shí)鐘信號(hào)與該第一時(shí)鐘信號(hào)不同步。附圖說明圖I為產(chǎn)生時(shí)鐘樹后所發(fā)生的延遲的示意圖；圖2是先前技術(shù)用于補(bǔ)償或平衡時(shí)鐘與數(shù)據(jù)間延遲關(guān)系的一方式的示意圖；圖3是先前技術(shù)用于補(bǔ)償或平衡時(shí)鐘與數(shù)據(jù)間延遲關(guān)系的另一方式的示意圖；圖4是多輸入來源狀況下，其來源時(shí)鐘與時(shí)鐘樹的示意圖；圖5是本專利技術(shù)的一實(shí)施例的示意圖；圖6是本專利技術(shù)所使用的異步接口的內(nèi)部結(jié)構(gòu)；圖7是對應(yīng)圖5的時(shí)序圖；圖8是對應(yīng)第五圖的時(shí)序圖；圖9為本專利技術(shù)另一實(shí)施例的示意圖；以及圖10為本專利技術(shù)另一實(shí)施例的示意圖。主要組件符號(hào)說明11、17:緩沖器或延遲單元 13、15緩存器19:可調(diào)式延遲單元41 :來源I42 :來源 243 :來源 344:來源445、46:多任務(wù)器47:緩存器50:FIF0 裝置51 53:寫入緩存器54:第一控制器55 :多任務(wù)器56 :第二控制器57 :輸出緩存器58 :延遲單元59:異步接口591、592 :D型正反器91 :編譯出的雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器100 :先入先出(FIFO)裝置IOl1 IOli =FIFO 電路104 :第一多任務(wù)器105 :第二多任務(wù)器106:其余電路107:延遲單元具體實(shí)施例方式請參閱圖5，其是本專利技術(shù)先入先出裝置的一實(shí)施例的示意圖。在本實(shí)施例中FIFO裝置50包含寫入緩存器51 53、第一控制器54、多任務(wù)器55、第二控制器56、輸出緩存器57、延遲單元58及異步接口 59。延遲單元58代表來源時(shí)鐘產(chǎn)生時(shí)鐘樹時(shí)的延遲，而本專利技術(shù)將來源時(shí)鐘與時(shí)鐘樹的時(shí)鐘信號(hào)視為不同步且具有一相位差。寫入緩存器51 53與第一控制器54受來源時(shí)鐘驅(qū)動(dòng),可視為屬于一第一時(shí)鐘域,第二控制器56與輸出緩存器57受時(shí)鐘樹的時(shí)鐘信號(hào)驅(qū)動(dòng)，可視為屬于第二時(shí)鐘域。 寫入緩存器51 53接收一輸入信號(hào)，該輸入信號(hào)可以是單一位或是多位的數(shù)據(jù)，且每一寫入緩存器各自具有一第一輸出并電連接至多任務(wù)器55。第一控制器54電連接至寫入緩存器51 53，使輸入信號(hào)的數(shù)據(jù)依順序存入寫入緩存器51 53。第一控制器54產(chǎn)生一起始信號(hào)傳送至第二控制器56，該起始信號(hào)代表第一控制器已開始動(dòng)作。由于第一控制器54與第二控制器56屬不同時(shí)鐘域，因此第二控制器56通過異步接口 59接收該起始信號(hào)，并于收到該起始信號(hào)后開始控制該多任務(wù)器55依該順序輸出這些第一輸出作為該多任務(wù)器55的一第二輸出，之后并由輸出緩存器57接收。其中寫入緩存器51 53與輸出緩存器57較佳由D型正反器構(gòu)成，第一控制器54與第二控制器56中較佳分別具有一第一計(jì)數(shù)器與一第二計(jì)數(shù)器，該第一計(jì)數(shù)器與該第二計(jì)數(shù)器較佳依該順序進(jìn)行計(jì)數(shù)，而使第一控制器54與第二控制器56以這些計(jì)數(shù)器所計(jì)數(shù)的值來決定致能寫入緩存器51 53的順序，而該第二計(jì)數(shù)器在第二控制器56收到該起始信號(hào)后開始依序計(jì)數(shù)。而異步接口 59較佳地可由一 D型正反器591構(gòu)成本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種先入先出(FIFO)裝置，其利用一第一時(shí)鐘域的一第一時(shí)鐘信號(hào)接收一輸入信號(hào)且利用一第二時(shí)鐘域的一第二時(shí)鐘信號(hào)輸出一輸出信號(hào)，所述裝置包括：至少三個(gè)寫入緩存器，其屬于所述第一時(shí)鐘域，用以接收所述輸入信號(hào)，其中每一寫入緩存器各自具有一第一輸出；一第一控制器，其屬于所述第一時(shí)鐘域，用以依一順序致能所述至少三個(gè)寫入緩存器，并產(chǎn)生一起始信號(hào)；一多任務(wù)器，接收這些第一輸出；以及一第二控制器，屬于所述第二時(shí)鐘域，其通過一異步接口接收所述起始信號(hào)，且依據(jù)所述起始信號(hào)控制所述多任務(wù)器依所述順序輸出這些第一輸出作為所述輸出信號(hào)；其中所述第二時(shí)鐘域是根據(jù)所述第一時(shí)鐘域所產(chǎn)生的一時(shí)鐘樹，且所述第二時(shí)鐘信號(hào)與所述第一時(shí)鐘信號(hào)不同步。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：童旭榮，湯森煌，
申請(專利權(quán))人：瑞昱半導(dǎo)體股份有限公司，
類型：發(fā)明
國別省市：
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