一種雙柵極半導體器件提供如下高擊穿電壓，該擊穿電壓允許對功率應用有用的輸出電壓的大的偏移。該雙柵極半導體器件可以視為包括MOS柵極和結柵極的雙柵極器件，其中結柵極的偏置可以是MOS柵極的柵極電壓的函數。雙柵極半導體器件的擊穿電壓是MOS柵極和結柵極的擊穿電壓之和。由于單獨的結柵極具有本征高擊穿電壓，所以雙柵極半導體器件的擊穿電壓大于單獨的MOS柵極的擊穿電壓。雙柵極半導體器件與常規晶體管器件相比除了在更高功率水平的可操作性之外還提供改進的RF能力。
【技術實現步驟摘要】
本專利技術總地涉及半導體器件。更具體而言，本專利技術涉及一種為功率應用而配置的半導體器件。
技術介紹
為射頻(RF)功率應用而設計的互補金屬氧化物半導體(CMOS)器件傳統上要求在提高的RF性能比對更高的擊穿電壓之間的折衷。例如可以通過減小柵極幾何尺寸(例如通過使用短溝道長度)來提高CMOS器件的RF性能。然而更小的柵極幾何尺寸降低CMOS器件的擊穿電壓。由于降低的擊穿電壓在放大器配置中限制可在CMOS器件的輸出處獲得的電壓擺動，所以這樣的CMOS器件在功率應用中不太有用。在針對擊穿電壓問題的一種方案中，可以設計CMOS器件以求電流驅動更大而電壓擺幅更小。然而更大電流驅動可能要求CMOS器件中的晶體管的寬度制作得大，因此給驅動電路帶來所不希望的電容性負載。針對擊穿電壓問題的另一方案使用橫向擴散金屬氧化物半導體(LDMOS)晶體管。LDMOS晶體管在有源區域與漏極之間具有漂移區域。漂移區域為輕度摻雜并且經受最大電壓擺幅。由于漂移區域中的摻雜濃度受擊穿電壓要求限制，所以LDMOS器件折衷更高擊穿電壓與從漏極流向源極端子的漏極電流的更高總電阻(稱為導通狀態電阻)。針對擊穿電壓問題的另一方案使用具有更厚和更高電阻率的襯底的器件。這些器件可以提供更高電壓性能但是也引入更高導通狀態損耗。這些器件包括降低表面電場(RESURF)器件，其中襯底二極管的耗盡區域與橫向二極管的耗盡區域相互作用以降低表面電場。在這些器件中，由于耗盡區域的橫向變寬，電壓擊穿增加。 因此需要一種與常規半導體器件相比提供改進的RF能力和更高功率的高擊穿電壓的半導體器件。
技術實現思路
本專利技術的實施例包括一種用于控制高擊穿電壓的雙柵極半導體器件的方法。該方法包括形成高擊穿電壓的雙柵極半導體器件，該器件包括在襯底上的金屬氧化物半導體柵極和基本上在阱區域中的結柵極，該阱區域基本上在襯底中。該方法還包括基本上在阱區域中形成漏極；基本上在襯底中形成源極；以及將控制電路耦合到結柵極，該控制電路被配置成通過改變結柵極的有效電阻來控制在漏極與源極之間流動的電流。根據本專利技術的另一實施例，一種方法包括通過以下操作來控制高擊穿電壓的雙柵極半導體器件形成具有第一摻雜類型的襯底；基本上在襯底中形成源極，該源極具有第二摻雜類型；在設置于襯底上的氧化物層上形成第一柵極；形成基本上在襯底中并且具有第二摻雜類型的阱區域；基本上在阱區域中形成第二柵極，該第二柵極具有第一摻雜類型；以及基本上在阱區域中形成漏極，該漏極具有第二摻雜類型。該方法還包括將控制電路耦合到第二柵極，該控制電路被配置成通過改變在阱區域中的漏極與源極之間的有效電阻來控制高擊穿電壓的雙柵極半導體器件，其中有效電阻控制在阱區域中的漏極與源極之間流動的電流。本專利技術的實施例包括一種用于功率應用的高擊穿電壓的雙柵極半導體器件，該器件包括襯底，具有第一摻雜類型；源極，基本上形成于襯底中，該源極具有第二摻雜類型；第一柵極，形成在設置于襯底上的氧化物層上；阱區域，具有第二傳導類型并且基本上形成于襯底中；以及漏極，基本上形成于阱區域中，該漏極具有第二摻雜類型。本專利技術的實施例還包括第二柵極，基本上形成于阱區域中，該第二柵極具有第一摻雜類型，其中在高擊穿電壓的雙柵極半導體器件中流動的電流響應于向第二柵極施加的電壓。附圖說明 附圖中的元件是為求簡化和簡潔起見示出，而未按比例繪制。一些元件的尺寸可以相對于其它元件有所擴大以有助于改進對本專利技術各種實施例的理解。圖I圖示了包括MOS柵極、結柵極和兩個相鄰N+區域的雙柵極半導體器件的示例橫截面。圖2圖示了包括MOS柵極、結柵極和使用傳導層來耦合的兩個N+區域的雙柵極半導體器件的示例橫截面。圖3圖示了包括MOS柵極和結柵極以及設置于MOS柵極與結柵極之間的單個N+區域的雙柵極半導體器件的示例橫截面。圖4圖示了處于操作的第二模式中的圖3的雙柵極半導體器件的示例橫截面。圖5圖示了圖I至圖2的雙柵極半導體器件的示例電路圖。圖6圖示了包括MOS柵極和結柵極的雙柵極半導體器件的示例橫截面。具體實施例方式一種雙柵極半導體器件提供如下高擊穿電壓，該擊穿電壓允許對功率應用有用的輸出電壓的大的偏移。該雙柵極半導體器件可以視為包括金屬氧化物半導體(MOS)柵極和結柵極的雙柵極器件，其中結柵極的偏置可以是MOS柵極的柵極電壓的函數。雙柵極半導體器件的擊穿電壓是MOS柵極和結柵極的擊穿電壓之和。由于單獨的結柵極具有本征高擊穿電壓，所以雙柵極半導體器件的擊穿電壓高于單獨的MOS柵極的擊穿電壓。雙柵極半導體器件與常規互補金屬氧化物半導體(CMOS)器件相比除了在更高功率水平的可操作性之外還提供提高的RF能力。該雙柵極半導體器件可以使用本領域已知的半導體制作技術來基本上于襯底上和/或襯底中制作，并且可以使用用于CMOS和邏輯器件的標準制作工藝，其中對工藝流程的修改很少。MOS柵極可以包括如下金屬氧化物半導體結構，該結構在電壓施加于MOS柵極時修改半導體結構中的電荷分布，因此控制半導體結構的傳導特性。MOS柵極因此可以作為電控制的柵極或者開關來工作。可以在金屬氧化物半導體場效應晶體管(MOSFET)器件中發現這一類柵極。結柵極包括半導體材料的溝道的如下區域，該區域具有與溝道的其余區域的摻雜特性相反的摻雜特性，從而當向結柵極施加電壓時溝道中的電荷分布被修改并且由此控制溝道的傳導特性。結柵極因此可以作為電控制的柵極或者開關來工作。可以在結場效應晶體管(JFET)中發現這一類柵極。結柵極的有效電阻是由結柵極的電壓控制的溝道的電阻。可以制作如下雙柵極半導體器件，該器件在MOS柵極與結柵極之間包括一個或者多個注入區域。與在MOS柵極與結柵極之間包括一個或者多個注入區域的實施例相比，在MOS柵極與結柵極之間無注入區域的實施例可以提供用于雙柵極半導體器件的更高空間密度配置。除了修改在MOS柵極溝道與漂移區域之間的耗盡區域之外，這些各種實施例的操作原理是類似的。圖I圖示了包括MOS柵極、結柵極和兩個相鄰N+區域(即，注入區域)的雙柵極半導體器件的示例橫截面。雙柵極半導體器件100可以使用本領域已知的半導體制作技術由摻雜硅、多晶硅、金屬以及絕緣層的區域和/或層形成。雙柵極半導體器件100包括P-襯底110、形成于P-襯底110中的N-阱120、N+源極130、柵極140、氧化物層150、N+區域160、N+區域162、P+柵極170和N+漏極180。如這里所用，“ + ”符號表明所示傳導類型的強摻雜(例如N+表明N型強摻雜)，并且符號表明所示傳導類型的弱摻雜(例如P-表明P型弱摻雜)。電信號如Vgl和控制電壓Vg2可以分別耦合到柵極140和P+柵極170。電信號也可以使用附加多晶硅層(未示出)或者金屬層(未示出)來耦合到N+源極130、N+區域160、N+區域162和N+漏極180，這些層使用本領域已知的半導體制作技術來設置于N+源極130、N+區域160、N+區域162和N+漏極180各自的表面上。雙柵極半導體器件100包括由P-襯底110、N+源極130和N+區域160、柵極140和氧化物層150形成的N型MOS場效應晶體管(也稱為N溝道M0SFET)。雙柵極半導體器件100也包括由P-襯底110、N-阱120、N+區域162、P+柵極1本文檔來自技高網...
【技術保護點】
一種器件，包括：襯底；形成在所述襯底內的源區域；第一柵極，包括介電層，設置在所述襯底上并且在所述襯底內形成的、毗鄰所述源區域的溝道區域上方，以及導電柵極層，設置在所述介電層上；阱區域，形成在所述襯底內并且包括：漏區域，形成在所述阱區域內，以及第二柵極，形成在所述阱區域內、所述漏區域和所述第一柵極之間；以及導電路徑，在所述溝道區域和所述阱區域之間，所述導電路徑包括所述阱內的第一摻雜區域、所述阱外并且毗鄰所述溝道的第二摻雜區域、以及設置在所述襯底上且與所述第一摻雜區域和所述第二摻雜區域接觸的導電層。
【技術特征摘要】
【專利技術屬性】
技術研發人員：D·A·馬斯利阿，A·G·布拉卡爾，F·C·休恩，P·J·巴勞爾，
申請(專利權)人：ACCO半導體公司，
類型：發明
國別省市：
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