半導(dǎo)體集成電路制造技術(shù)

本發(fā)明專利技術(shù)提供了一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括：多個(gè)輸出晶體管，每個(gè)輸出晶體管根據(jù)施加到控制端的阻抗控制信號所指示的控制值，相對于負(fù)載電流的量值控制輸出電壓的量值；電壓監(jiān)控電路，其輸出輸出電壓監(jiān)控值，該輸出電壓監(jiān)控值指示輸出電壓的電壓值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準(zhǔn)電壓和輸出電壓監(jiān)控值之間的誤差值的量值來控制控制值的量值，并且基于控制值來控制是否使這些晶體管的任一個(gè)成為導(dǎo)通狀態(tài)。根據(jù)預(yù)先通知負(fù)載電流變化的預(yù)告信號，在預(yù)定時(shí)段內(nèi)，控制電路相對于誤差值增大控制值的變化步長。

【技術(shù)實(shí)現(xiàn)步驟摘要】
半導(dǎo)體集成電路相關(guān)專利申請的交叉引用2011年11月11日提交的日本專利申請No.2011-247215的公開內(nèi)容，包括說明書、附圖和摘要的全部內(nèi)容，通過引用其整體而并入本文。
本專利技術(shù)涉及裝配有調(diào)節(jié)電路的半導(dǎo)體集成電路，具體地講，涉及根據(jù)耦合到輸出端的負(fù)載電路所消耗負(fù)載電流的增大或減小來控制輸出電壓的調(diào)節(jié)電路。
技術(shù)介紹
在均利用繼28nm代之后的半導(dǎo)體工藝的產(chǎn)品中，預(yù)期半導(dǎo)體器件的操作變得更快。然而，出現(xiàn)的問題是，因?yàn)殡S著半導(dǎo)體工藝代的推進(jìn)，芯片中的電流密度變高，所以與低負(fù)載/低速操作相比，在高負(fù)載/高速操作下，要施加到晶體管的電壓大大降低，從而導(dǎo)致難以進(jìn)行高速操作。在這種情形下，通常采用將調(diào)節(jié)電路安裝在半導(dǎo)體芯片上方并且抑制施加到晶體管的電壓的波動的方法。通常，在調(diào)節(jié)電路中使用模擬部件，諸如晶體管、電容器、電感器等，并且已實(shí)現(xiàn)通過組合這些元件的參數(shù)值來控制電壓的控制算法。這種類型的調(diào)節(jié)電路被稱為模擬控制型調(diào)節(jié)器。在制成芯片之后的調(diào)試中，模擬控制型調(diào)節(jié)器難以根據(jù)要控制的目標(biāo)來改變控制的循環(huán)特性。這是因?yàn)殡y以很大地改變用于確定循環(huán)特性的模擬部件的參數(shù)值。另一方面，已提出即使在芯片設(shè)計(jì)之后也能夠容易改變循環(huán)特性的數(shù)控型調(diào)節(jié)器。例如，在非專利文件1至3的每個(gè)中已公開了通過這種數(shù)字控制操作的調(diào)節(jié)電路的示例。在非專利文件1中已公開了以下示例：通過監(jiān)控輸出電壓而獲得的電壓值被轉(zhuǎn)換成數(shù)字值，并且功率MOS晶體管受PID控制的控制。在非專利文件2中已公開了以下示例：使用移位寄存器，順序地增加每一個(gè)均成為導(dǎo)通狀態(tài)的功率MOS晶體管的數(shù)量。在非專利文件3中已公開了以下示例：沿線性函數(shù)增加功率MOS晶體管的柵極長度。[現(xiàn)有技術(shù)文獻(xiàn)][非專利文獻(xiàn)][非專利文獻(xiàn)1]B.J.Patella等人，“High-FrequencyDigitalPWMControllerICforDC-DCConverters”（用于DC-DC轉(zhuǎn)換器的高頻數(shù)字PWM控制IC），IEEE電子電力學(xué)報(bào)（IEEETransactionsonPowerElectronics），2003年1月，第1期第18卷，第438頁至第446頁。[非專利文獻(xiàn)2]Y.Lkuma等人，“0.5-VinputdigitalLDOwith98.7%currentefficiencyand2.7-μAquiescentcurrentin65nmCMOS”（65nmCMOS中具有98.7%的電流效率和2.7-μA的靜態(tài)電流的0.5V輸入數(shù)字LDO），2010IEEE定制集成電路會議（IEEECustomIntegratedCircuitsConference,CICC），2010年，第1頁至第4頁。[非專利文獻(xiàn)3]L．Guo，“ImplementationsofDigitalPIDControllersforDC-DCConvertersusingDigitalSignalProcessors”（使用數(shù)字信號處理器實(shí)現(xiàn)用于DC-DC轉(zhuǎn)換器的數(shù)字PID控制器），2007IEEE電子信息技術(shù)國際研討會（IEEEINTERNATIONALCONFERENCEonELECTRO/INFORMATIONTECHNOLOGY），2007年5月，第306頁至第311頁。
技術(shù)實(shí)現(xiàn)思路
在半導(dǎo)體器件中，假定模塊電路（例如，負(fù)載電路）是在調(diào)節(jié)電路中提供輸出電壓的目的地。近來對功耗降低存在大的需求。為了降低功耗，在沒有利用模塊電路的情況下，通常執(zhí)行采取或假定在功耗方面極低的待機(jī)模式的控制。因此，調(diào)節(jié)電路需要適應(yīng)施加到模塊電路的負(fù)載電流中大的波動。更具體地講，施加到模塊電路的負(fù)載電流使正常操作模式和待機(jī)模式之差擴(kuò)大至5位，調(diào)節(jié)電路需要保持輸出電壓相對于從幾微安到幾百毫安的范圍內(nèi)的大范圍負(fù)載電流恒定。然而，非專利文獻(xiàn)1至3中描述的技術(shù)不能夠抑制輸出電壓相對于負(fù)載電流突然波動的波動。更具體地講，因?yàn)榧词乖谪?fù)載電流突然波動的時(shí)間段內(nèi)也執(zhí)行與另一個(gè)時(shí)間段內(nèi)相同的控制，所以在負(fù)載電流突然波動之后，每個(gè)功率MOS晶體管的導(dǎo)通電阻不能立即顯著地變化。也就是說，非專利文獻(xiàn)1至3的每個(gè)中描述的技術(shù)所伴隨的問題是，當(dāng)負(fù)載電流出現(xiàn)大波動時(shí)，不能抑制調(diào)節(jié)電路的輸出電壓波動。根據(jù)本專利技術(shù)的半導(dǎo)體集成電路的一個(gè)方面包括：輸出端，消耗負(fù)載電流的負(fù)載電路耦合到所述輸出端，并且從輸出端產(chǎn)生輸出電壓；多個(gè)輸出晶體管，每個(gè)輸出晶體管具有耦合到電源端的一端和耦合到輸出端的另一端，根據(jù)被提供給其控制端的阻抗控制信號所指示的控制值，每個(gè)輸出晶體管將輸出電壓的量值控制為對應(yīng)于負(fù)載電流的量值；電壓監(jiān)控電路，其監(jiān)控輸出電壓并且輸出指示輸出電壓的電壓值的輸出電壓監(jiān)控值；以及控制電路，其根據(jù)指示輸出電壓的目標(biāo)值的基準(zhǔn)電壓和輸出電壓監(jiān)控值之間的誤差值的量值，控制所述控制值的量值，并且基于控制值，控制是否使輸出晶體管中的任一個(gè)成為導(dǎo)通狀態(tài)。控制電路根據(jù)用于預(yù)先通知負(fù)載電流的變化的預(yù)告信號，在預(yù)定時(shí)間段內(nèi)，相對于誤差值增大控制值的變化步長。在根據(jù)本專利技術(shù)的半導(dǎo)體集成電路，在負(fù)載電路執(zhí)行操作模式的變化之前接收預(yù)告信號，在操作模式的變化過程中，負(fù)載電路增大負(fù)載電流。根據(jù)預(yù)告信號，調(diào)節(jié)電路的控制電路在預(yù)定時(shí)間段內(nèi)相對于誤差值來增大控制值的變化步長。因此，即便出現(xiàn)了其中負(fù)載電流突增的負(fù)載電路操作模式的變化，根據(jù)本專利技術(shù)的調(diào)節(jié)電路也能夠提高輸出電壓相對于負(fù)載電流波動的追蹤特性，并且能夠抑制輸出電壓的波動。按照裝配有根據(jù)本專利技術(shù)的調(diào)節(jié)電路的半導(dǎo)體集成電路，可以抑制輸出電壓相對于負(fù)載電流的突然波動的波動。附圖說明圖1是示出根據(jù)第一實(shí)施例的調(diào)節(jié)電路的框圖；圖2是示出根據(jù)第一實(shí)施例的調(diào)節(jié)電路的輸出晶體管的細(xì)節(jié)的框圖；圖3是根據(jù)第一實(shí)施例的調(diào)節(jié)電路的控制器的詳細(xì)框圖；圖4是示出根據(jù)第一實(shí)施例的調(diào)節(jié)電路的操作的時(shí)序圖；圖5是示出現(xiàn)有技術(shù)的調(diào)節(jié)電路的操作的時(shí)序圖；圖6是用于將根據(jù)第一實(shí)施例的調(diào)節(jié)電路中的輸出電壓的波動與現(xiàn)有技術(shù)的調(diào)節(jié)電路的輸出電壓的波動進(jìn)行比較的曲線圖；圖7是示出設(shè)置現(xiàn)有技術(shù)的輸出晶體管的柵極寬度的方法的曲線圖；圖8是用于描述基于現(xiàn)有技術(shù)的柵極寬度設(shè)置方法的輸出晶體管導(dǎo)通電阻和PMOS電平數(shù)量的曲線圖；圖9是示出根據(jù)第二實(shí)施例的調(diào)節(jié)電路中的輸出晶體管的柵極寬度的設(shè)置值與PMOS電平之間的關(guān)系的一個(gè)示例的表格；圖10是示出根據(jù)第二實(shí)施例的設(shè)置調(diào)節(jié)電路中的輸出晶體管的柵極寬度的方法的曲線圖；圖11是用于描述根據(jù)第二實(shí)施例的調(diào)節(jié)電路中的輸出晶體管的柵極寬度和PMOS電平數(shù)量的曲線圖；圖12是示出根據(jù)第二實(shí)施例的調(diào)節(jié)電路中的PMOS電平數(shù)量和壓降范圍之間的關(guān)系的一個(gè)示例的表格；圖13是示出根據(jù)第二實(shí)施例的調(diào)節(jié)電路中的負(fù)載電流范圍和PMOS電平之間的關(guān)系的曲線圖；圖14是根據(jù)第三實(shí)施例的調(diào)節(jié)電路的框圖；圖15是用于描述在根據(jù)第三實(shí)施例的調(diào)節(jié)電路的輸出晶體管處于截止?fàn)顟B(tài)的情況下輸出電壓的電壓值的圖；圖16是用于說明在輸出晶體管采用了通常的耦合構(gòu)造的情況下輸出電壓的電壓值的圖；圖17是用于描述根據(jù)第三實(shí)施例的調(diào)節(jié)電路的輸出晶體管的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖；圖18是用于描述采用了通常的耦合構(gòu)造的輸出晶體管的垂直結(jié)構(gòu)的半導(dǎo)體器件的截面圖；圖19是根據(jù)第三實(shí)施例的調(diào)節(jié)電本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種半導(dǎo)體集成電路，包括：輸出端，消耗負(fù)載電流的負(fù)載電路耦合到所述輸出端，并且從所述輸出端產(chǎn)生輸出電壓；多個(gè)輸出晶體管，每個(gè)輸出晶體管具有耦合到電源端的一端和耦合到所述輸出端的另一端，所述每個(gè)輸出晶體管根據(jù)提供到其控制端的阻抗控制信號所指示的控制值，控制對應(yīng)于所述負(fù)載電流的量值的所述輸出電壓的量值；電壓監(jiān)控電路，所述電壓監(jiān)控電路監(jiān)控所述輸出電壓并且輸出指示所述輸出電壓的電壓值的輸出電壓監(jiān)控值；以及控制電路，所述控制電路根據(jù)指示所述輸出電壓的目標(biāo)值的基準(zhǔn)電壓和所述輸出電壓監(jiān)控值之間的誤差值的量值，控制所述控制值的量值，并且基于所述控制值，控制是否使所述輸出晶體管中的任一個(gè)成為導(dǎo)通狀態(tài)，其中，所述控制電路根據(jù)用于預(yù)先通知所述負(fù)載電流的變化的預(yù)告信號，在預(yù)定時(shí)段期間，相對于所述誤差值增大所述控制值的變化步長。

【技術(shù)特征摘要】
2011.11.11 JP 2011-2472151.一種半導(dǎo)體集成電路，包括：輸出端，消耗負(fù)載電流的負(fù)載電路耦合到所述輸出端，并且從所述輸出端產(chǎn)生輸出電壓；多個(gè)輸出晶體管，每個(gè)輸出晶體管具有耦合到電源端的一端和耦合到所述輸出端的另一端，所述每個(gè)輸出晶體管根據(jù)提供到其控制端的阻抗控制信號所指示的控制值，控制對應(yīng)于所述負(fù)載電流的量值的所述輸出電壓的量值；電壓監(jiān)控電路，所述電壓監(jiān)控電路監(jiān)控所述輸出電壓并且輸出指示所述輸出電壓的電壓值的輸出電壓監(jiān)控值；以及控制電路，所述控制電路根據(jù)指示所述輸出電壓的目標(biāo)值的基準(zhǔn)電壓和所述輸出電壓監(jiān)控值之間的誤差值的量值，控制所述控制值的量值，并且基于所述控制值，控制是否使所述輸出晶體管中的任一個(gè)成為導(dǎo)通狀態(tài)，其中，所述控制電路根據(jù)用于預(yù)先通知所述負(fù)載電流的變化的預(yù)告信號，從所述負(fù)載電流的變化之前的預(yù)定時(shí)刻開始，在預(yù)定時(shí)段期間，相對于所述誤差值增大所述控制值的變化步長。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述控制電路包括：第一控制值產(chǎn)生單元，在所述預(yù)告信號指示所述負(fù)載電流的波動小的正常操作時(shí)段的情況下，所述第一控制值產(chǎn)生單元產(chǎn)生所述控制值；以及第二控制值產(chǎn)生單元，在所述預(yù)告信號指示所述負(fù)載電流的波動大的負(fù)載突變時(shí)段的情況下，所述第二控制值產(chǎn)生單元產(chǎn)生所述控制值。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述第一控制值產(chǎn)生單元和所述第二控制值產(chǎn)生單元分別基于所述輸出電壓和所述基準(zhǔn)電壓，通過PID控制產(chǎn)生所述控制值。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述第二控制值產(chǎn)生單元具有比所述第一控制值產(chǎn)生單元的第一基準(zhǔn)電壓大的第二基準(zhǔn)電壓和比所述第一基準(zhǔn)電壓小的第三基準(zhǔn)電壓，并且其中，在所述預(yù)告信號指示所述負(fù)載電流增大的情況下，所述第二控制值產(chǎn)生單元基于所述第二基準(zhǔn)電壓執(zhí)行所述PID控制。5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體集成電路，其中，所述第一控制值產(chǎn)生單元和所述第二控制值產(chǎn)生單元分別具有增益系數(shù)，每個(gè)所述增益系數(shù)用于計(jì)算積分值，并且其中，所述第二控制值產(chǎn)生單元具有第二增益系數(shù)，所述第二增益系數(shù)比所述第一控制值產(chǎn)生單元的第一增益系數(shù)大。6.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體集成電路，其中，所述第二控制值產(chǎn)生單元具有偏移添加單元，所述偏移添加單元預(yù)先將偏移與通過用于所述PID控制的算術(shù)操作計(jì)算的臨時(shí)控制值相加。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述輸出晶體管包括與各個(gè)控制值對應(yīng)地提供的輸出晶體管，并且其中，所述輸出晶體管中的每一個(gè)的柵極寬度被設(shè)置成以與所述控制值的量值成反比的關(guān)系增大。8.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述輸出晶體管包括與所述控制值對應(yīng)地分別提供的輸出晶體管，并且其中，所述輸出晶體管中的每一個(gè)的電阻值被設(shè)置成與所述控制值的量值成反比地減小。9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述輸出晶體管具有相互耦合的背柵端和漏極端。10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述控制電路在第一上限電壓和第一下限電壓之間操作，其中，所述輸出晶體管具有源極，向每個(gè)源極施加電壓值比所述第一上限電壓高的第二上限電壓，其中，所述半導(dǎo)體集成電路還包括緩沖電路，所述緩沖電路設(shè)置在所述控制電路和所述輸出晶體管之間并且將所述阻抗控制信號的幅度從第一幅度轉(zhuǎn)換成第二幅度，所述第二幅度的上限電壓和下限電壓比所述第一幅度的高，并且其中，所述緩沖電路包括：第一緩沖電路，所述第一緩沖電路在所述第一上限電壓和所述第一下限電壓之間操作；第二緩沖電路，所述第二緩沖電路在所述第一上限電壓和第二下限電壓之間操作，所述第二下限電壓的電壓比所述第一下限電壓的高；和第三緩沖電路，所述第三緩沖電路在所述第二上限電壓和所述第二下限電壓之間操作。11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述緩沖電路具有產(chǎn)生所述第二下限電壓的擊穿電壓弛豫電壓產(chǎn)生電路，其中，所述擊穿電壓弛...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：小野內(nèi)雅文，大津賀一雄，五十嵐康人，森田貞幸，石橋孝一郎，柳澤一正，
申請(專利權(quán))人：瑞薩電子株式會社，
類型：發(fā)明
國別省市：日本;JP