空氣隙互聯結構的形成方法技術

本發明專利技術揭示了一種空氣隙互聯結構的形成方法，該方法包括在半導體集成電路的基底層上淀積第一介質層；在第一介質層上淀積第二介質層；在第二介質層上形成溝槽，相鄰兩溝槽由第二介質層隔離開；在第二介質層的表面和溝槽內依次淀積阻擋層和主導電層；對主導電層進行表面平坦化，并保留一定厚度的主導電層；采用無應力拋光工藝去除除溝槽內的主導電層以外的所有主導電層；采用無應力去除阻擋層工藝去除裸露于溝槽外的所有阻擋層；去除第二介質層，在相鄰兩溝槽之間形成一凹槽；在凹槽壁和裸露的主導電層及阻擋層上淀積第三介質層；在第三介質層和凹槽內淀積第四介質層，空氣隙被形成于凹槽內。本發明專利技術通過采用無應力拋光工藝和無應力去除阻擋層工藝，使得所述空氣隙互聯結構可以形成于具有超微細特征尺寸結構的半導體集成電路中。

【技術實現步驟摘要】

本專利技術關于半導體集成電路的制造方法，尤其關于一種用以降低半導體集成電路中的電容值的。
技術介紹
隨著半導體工業的發展，極大規模集成電路(VLSI)以及超大規模集成電路(ULSI)已經被廣泛的應用。相比以往的集成電路，極大規模集成電路和超大規模集成電路具有更復雜的多層結構，更小的特征尺寸。眾所周知，在阻容電路中，電路電阻和電路電容決定了電路的阻容遲滯(RCdelay)，以及電路的能量消耗(E = CV2f)。所以集成電路的電阻值和電容值直接決定了集成電路的性能，尤其是超微細特征尺寸集成電路。現有極大和超大規模集成電路的性能發展受限于電路中的阻容遲滯和能量消耗。為了降低電路中的阻容遲滯和能量消耗，銅(Cu)由于其更高的電導率，已經逐步取代了鋁(Al)來構成集成電路中的金屬結構，低介電常數材料(loW_k material, k < 2.5),例如aromatics hydrocarbonthermosettingpolymer (SILK),也被用來代替傳統的介質材料如SiO2 (k > 4.0)。但是由于low-k介質材料的機械強度很弱，相對于銅的楊氏模量差異巨大，且銅互聯結構的機械強度與其線寬成正比(如圖1所示)，當使用化學機械平坦化(CMP)工藝對多余的銅結構進行平坦化至阻擋層時，其下壓力會破壞low-k介質材料的介質層結構，造成銅線短路或者斷路，使集成電路失效，low-k介質材料的機械性能缺陷阻礙了其在集成電路中的廣泛使用。為了克服low-k介質材料存在的缺陷，空氣隙(air-gap)互聯技術被引入集成電路互聯結構中。空氣隙技術，準確而言空氣隙內的空間是沒有空氣的真空，因為普通的空氣必然包含濕氣，可能會導致周圍銅導線的腐蝕和退化。空氣隙技術恰好能在不改變現有介質層材料，不改變現有工藝技術和設備的前提下，利用真空介電常數為I的特性，來顯著的降低介質層的介電常數，間接的達到了 low-k介質材料的功能,含有空氣隙的介質層結構可以被認為是含有多孔結構的介電質材料結構。但是目前的空氣隙技術如美國專利號為US7，501，347,US 7，629，268和US 7，361，991等所公開的，只能應用于特征尺寸為90nm以上的集成電路中，當集成電路的特征尺寸降低時，傳統的大馬士革工藝(damascene process)也面臨著對銅互聯結構平坦化時機械應力對銅互聯結構造成損傷的技術瓶頸，如何突破平坦化工藝中的應力損傷瓶頸成為形成空氣隙技術的關鍵。為了解決化學機械平坦化工藝中的機械應力對介質層結構的破壞，在現有空氣隙的形成工藝中，通常會在犧牲層上淀積一層硬遮擋膜用來保護犧牲層材料，利用硬遮擋膜具有很高的機械強度來抵抗化學機械平坦化工藝帶來的機械應力，隨后硬遮擋膜被去除。此種工藝增加了空氣隙的形成步驟，使得空氣隙的形成工藝變得復雜。同時，為了避免化學機械平坦化工藝對銅線造成潛在的傷害，一部分介質材料會被保留下來以保護銅線的兩翼。因此導致空氣隙無法在狹窄的銅線間距區域內形成，或者只能在狹窄的銅線間距區域內形成體積較小的空氣隙。基于此原因，現有的空氣隙互聯結構形成工藝無法運用在極小特征尺寸的集成電路中，然而集成電路的特征尺寸越小，介電常數對電路的電學性能影響越為顯著，例如互聯結構中最下層的第一金屬互聯結構，因此，該技術難題需要迫切解決。
技術實現思路
本專利技術的目的是針對上述
技術介紹
存在的缺陷提供一種可以在具有超微細特征尺寸結構的半導體集成電路中形成空氣隙互聯結構的方法。為實現上述目的，本專利技術提出一種，包括如下步驟:在半導體集成電路的基底層上淀積第一介質層；在第一介質層上淀積第二介質層；在第二介質層上形成溝槽，相鄰兩溝槽由第二介質層隔離開；在第二介質層的表面和溝槽內依次淀積阻擋層和主導電層；對主導電層進行表面平坦化，并保留一定厚度的主導電層；采用無應力拋光工藝去除除溝槽內的主導電層以外的所有主導電層；采用無應力去除阻擋層工藝去除裸露于溝槽外的所有阻擋層；去除第二介質層，在相鄰兩溝槽之間形成一凹槽；在凹槽壁和裸露的主導電層及阻擋層上淀積第三介質層；在第三介質層和凹槽內淀積第四介質層，空氣隙被形成于凹槽內。優選的，所述第一介質層可以由SiCN、SiC、SiN和SiOC之一或者它們的混合物構成。優選的，所述第二介質層可以由超低K介質材料或者低K介質材料或者介質材料構成。優選的，所述介質材料可以是有機材料。優選的，所述有機材料可以是SiLK。優選的，所述阻擋層可以由鉭、氮化鉭、鈦、氮化鈦之一或者它們的混合物構成。優選的，所述阻擋層是采用濺射工藝被淀積在第二介質層的表面和溝槽內壁上。優選的，所述主導電層是由銅構成。優選的，在所述阻擋層上采用化學氣相淀積法淀積一層薄種子層，再采用電化學鍍銅工藝將銅層淀積在所述薄種子層上及溝槽內。優選的，采用低下壓力的化學機械拋光平坦化工藝對主導電層進行表面平坦化，并保留IOOnm至200nm厚度的主導電層。優選的，采用XeF2氣相蝕刻工藝去除裸露于溝槽外的所有阻擋層。優選的，采用等離子蝕刻工藝去除第二介質層以形成所述凹槽，所述第一介質層作為蝕刻停止層。優選的，所述凹槽的特征尺寸在IOnm至250nm之間。優選的，所述第三介質層可以由SiCN、SiC、SiN、SiOC之一或者它們的混合物構成。優選的，采用非共形化學氣相淀積工藝淀積第四介質層。優選的，所述第四介質層可以由SiOF、SiOC之一或者它們的混合物構成。綜上所述，本專利技術一種通過采用無應力拋光去除多余的主導電層和無應力去除多余的阻擋層，由于均無機械應力產生，因而不會對半導體集成電路尤其是半導體集成電路中剩余的主導電層、阻擋層和介質層造成任何損傷，因此，所述空氣隙互聯結構可以形成于具有超微細特征尺寸結構的半導體集成電路中，例如特征尺寸小于65nm及以下的半導體集成電路中。通過形成相對較大的所述空氣隙，進一步降低半導體集成電路中介質層的介電常數，進而降低半導體集成電路中的電容值，以提高半導體集成電路的性能。相對于現有工藝而言，本專利技術工藝簡單，不需要開發新材料，而且通過淀積第四介質層，使得半導體集成電路的整體結構具有很好的機械強度，可以承受后續封裝的壓力。附圖說明圖1所示為銅線寬度與其機械強度的關系示意圖。圖2所示為本專利技術按工序依次在半導體集成電路的基底層上淀積第一介質層、第二介質層、防反射膜和光刻阻擋掩膜后的橫切面示意圖。圖3所示為本專利技術按工序對光刻阻擋掩膜進行圖形曝光，并形成有圖形的防反射膜后的橫切面示意圖。圖4所示為本專利技術按工序在第二介質層上形成溝槽后的橫切面示意圖。圖5所示為本專利技術按工序依次淀積阻擋層和主導電層后的橫切面示意圖。圖6所示為本專利技術按工序對主導電層表面初步平坦化后的橫切面示意圖。圖7所示為本專利技術按工序對主導電層表面無應力拋光平坦化后的橫切面示意圖。圖8所示為本專利技術按工序將裸露于溝槽外的阻擋層蝕刻后的橫切面示意圖。圖9所示為本專利技術按工序將第二介質層去除，并淀積第三介質層后的橫切面示意圖。圖10所示為本專利技術按工序淀積第四介質層，并形成空氣隙后的橫切面示意圖。具體實施例方式為詳細說明本專利技術的
技術實現思路
、構造特征、所達成目的及功效，下面將結合實施例并配合圖式予以詳細說明。請依次參閱圖2至圖10，本專利技術一種包括如下步驟本文檔來自技高網...

【技術保護點】
一種空氣隙互聯結構的形成方法，其特征是：包括如下步驟：在半導體集成電路的基底層上淀積第一介質層；在第一介質層上淀積第二介質層；在第二介質層上形成溝槽，相鄰兩溝槽由第二介質層隔離開；在第二介質層的表面和溝槽內依次淀積阻擋層和主導電層；對主導電層進行表面平坦化，并保留一定厚度的主導電層；采用無應力拋光工藝去除除溝槽內的主導電層以外的所有主導電層；采用無應力去除阻擋層工藝去除裸露于溝槽外的所有阻擋層；去除第二介質層，在相鄰兩溝槽之間形成一凹槽；在凹槽壁和裸露的主導電層及阻擋層上淀積第三介質層；在第三介質層和凹槽內淀積第四介質層，空氣隙被形成于凹槽內。

【技術特征摘要】

【專利技術屬性】
技術研發人員：王暉，王堅，金一諾，賈照偉，
申請(專利權)人：盛美半導體設備上海有限公司，
類型：發明
國別省市：