在沉積工藝過程中減輕襯底損傷的方法技術

本發明專利技術公開了用于在晶片襯底沉積保護層的系統、方法和裝置。在一個方面中，用配置成比第一等離子體輔助沉積工藝在晶片襯底中產生顯著較少的損傷的工藝在晶片襯底的表面上沉積保護層。該保護層的厚度小于約100埃。使用所述第一等離子體輔助沉積工藝在該保護層上沉積阻擋層。

【技術實現步驟摘要】
【國外來華專利技術】 相關申請的交叉引用該申請在35U.S.C.§ 119 (e)下要求于2010年9月30號申請的美國臨時專利申請N0.61/388，513，于2011年2月2日申請的美國臨時專利申請N0.61/438，912，和于2011年9月15日申請的美國專利申請N0.13/234,020的權益，其通過引用并入本文。
技術介紹
在集成電路的制造中，金屬線往往與電介質層接觸。例如，可以形成電介質層中的溝槽，然后將金屬沉積在溝槽中以形成金屬線。使用具有低電阻率的銅以形成這些金屬線可能是合乎期望的。但是，由于其在電介質層中的擴散性，銅不應該與電介質層直接接觸。因此，可以在沉積銅之前在電介質層上沉積阻擋層 ，以使銅從電介質層分離。
技術實現思路
提供了用于形成阻擋層的方法、裝置和系統。根據不同的實施方式，該方法包括在晶片襯底的表面上首先沉積保護層。然后可以使用等離子體輔助沉積工藝在所述保護層上沉積阻擋層。根據一種實施方式，一種方法，其包括使用配置成比第一等離子體輔助沉積工藝在晶片襯底中產生顯著較少的損傷的工藝在晶片襯底的表面上沉積保護層。該保護層的厚度小于約100埃。使用所述第一等離子體輔助沉積工藝在該保護層上沉積阻擋層。根據另一種實施方式，一種裝置，其包括處理室和控制器。該控制器包括用于執行包括以下操作的程序指令:(1)使用配置成比第一等離子體輔助沉積工藝在晶片襯底中產生顯著較少的損傷的工藝在晶片襯底的表面上沉積保護層，以及(2)使用所述等離子體輔助沉積工藝在所述保護層上沉積阻擋層。該保護層的厚度小于約100埃。根據另一種實施方式，非暫時性計算機可讀介質包括用于控制沉積裝置的程序指令。該指令包括用于以下操作的指令:(1)使用配置成比第一等離子體輔助沉積工藝在晶片襯底產生顯著較少的損傷的工藝在晶片襯底的表面上沉積保護層，以及(2)使用所述第一等離子體輔助沉積工藝在所述保護層上沉積阻擋層。所述保護層的厚度小于約100埃。在下面的附圖和具體描述中闡述了本說明書中描述的主題的實施方式的這些方面和其它方面。附圖說明圖1示出了沉積阻擋層的方法的流程圖的示例。圖2示出了沉積阻擋層的方法的流程圖的示例。圖3不出了適用于原子層沉積(ALD)和離子誘導原子層沉積(iALD)工藝的系統的示意圖的示例。具體實施方式在下面的具體描述中，闡述了多個特定的實施方式，以便提供所公開的實施方式的透徹理解。然而，顯而易見，對本領域中的普通技術人員而言，所公開的實施方式可以不使用這些具體細節或者通過使用替代的元素或工藝進行實施。在其他情況下，不詳細描述公知的工藝、程序和組件，以免不必要地使所公開的實施方式的各個方面不清楚。在本申請中，術語“半導體晶片”、“晶片”、“襯底”、“晶片襯底”和“部分制造的集成電路”可以互換使用。在本
的普通技術人員會理解，術語“部分制造的集成電路”可以指在集成電路制造的許多階段中的任何階段期間的硅晶片。下面的詳細描述假設所公開的實施方式是在晶片上實施的。然而，所公開的實施方式并不局限于此。工件可以具有各種形狀、尺寸和材料。除了半導體晶片外，可以利用所公開的實施方式的其他的工件還包括諸如印刷電路板之類各種物品。本文所描述的一些實施方式涉及用于在晶片襯底上的特征中沉積阻擋層的方法、裝置和系統。所公開的方法特別適用于在晶片襯底上的特征中的電介質材料上沉積金屬擴散阻擋層，如氮化鉭(TaN)阻擋層。在所公開的方法的一些實施方式中，首先在電介質材料上沉積保護層。然后，使用離子誘導的原子層沉積(iALD)或等離子體增強化學氣相沉積(PECVD)工藝沉積TaN。該保護層可保護電介質材料不受到由iALD或PECVD工藝可能造成的損壞。相對于其他沉積方法，iALD工藝具有產生較高密度和較低電阻率的TaN層的優點；TaN層的較高密度也會給出該層作為阻擋層的改進的性能的優點。另外，例如，用iALD工藝可以改變TaN層的表面的性質，以優化在TaN層沉積的后續層的粘附性。 Mit常用的金屬阻擋層是氮化鉭(TaN)。離子誘導的原子層沉積(iALD)是用于沉積TaN的一種工藝。iALD是等離子體輔助沉積工藝的示例。另一種等離子體輔助沉積工藝是等離子增強化學氣相沉積(PECVD)。iALD工藝在美國專利N0.6，428，859,6, 416，822和7，871，678中得到描述，其全部內容通過引用并入本文。iALD工藝也在于2006年9月12 日申請的名稱為 “METHOD OF REDUCING PLASMA STABILIAZATION TIME IN A CYCLICDEPOSITION PROCESS”的美國專利N0.11/520, 497中得到描述，其全部內容通過弓I用并入本文。與用其他方法制備的TaN層的密度相比，iALD工藝可產生具有更高的密度(例如，約13至14g/cm3)的TaN層，例如，熱原子層沉積(ALD)通常產生具有約8至9g/cm3的密度的TaN層。iALD TaN層也可以具有比熱ALD TaN層有更高的電導率和更低的電阻率。iALD工藝可能具有其他優勢，包括提供非常保形的層，這些層的厚度的精確控制，改變層的組分的能力，以及改變層的表面以提高隨后的層的粘附性的能力。在材料的沉積過程中iALD工藝使用等離子體，這會導致晶片襯底上的電介質材料或其他材料的損傷。例如，當通過iALD工藝沉積TaN時，可能需要前驅體的預開裂以減輕TaN的成核延緩。在預開裂步驟中，它通常是約10個循環，每個循環沉積約0.3埃的TaN。每個循環涉及等離子體處理，以及例如，其上沉積TaN的低k電介質，該低k電介質在這些循環中可能無法免受等離子體的損壞。由于電介質的損壞會降低其電性能，因此避免晶片襯底上的電介質層的這種損害是非常重要的。在后道的金屬化的情況中，低k電介質的損傷會引起電容中的介電常數增加，這會導致增加的電阻-電容(RC)延遲。在前道的金屬化的情況下，在金屬/電介質界面的高k電介質的損傷會導致金屬的功函數變化，從而可能導致晶體管的性能退化。述在所公開的實施方式中，使用第一等離子體輔助沉積工藝在晶片襯底上沉積保護層之后，在晶片襯底上沉積阻擋層。在一些實施方式中，使用iALD工藝在晶片襯底上在電介質上沉積保護層之后，沉積TaN層。該電介質可以是高_k或低-k電介質。例如，高-k電介質包括氧化鋯、氧化鉿、硅酸鋯、和硅酸鉿。低_k和超低-k電介質包括碳摻雜的氧化硅(SiOC)和低密度的SiOC基化合物。在iALD工藝中存在的離子的轟擊會損傷這些電介質材料。所公開的實施方式的保護層可以用于在第一等離子體輔助沉積工藝過程中保護下伏的電介質免受損壞。圖1顯示了沉積阻擋層的方法的流程圖的示例。方法200的框202中，在晶片襯底的表面上沉積保護層。可以使用許多不同的工藝沉積保護層。在一些實施方式中，沉積保護層的方法可比諸如iALD工藝或PECVD工藝之類等離子體輔助工藝對晶片襯底產生顯著較少的損傷。沉積工藝可能在晶片襯底的特征中產生良好的臺階覆蓋。例如，可以用熱ALD工藝、熱化學氣相沉積(CVD)工藝、低功率PECVD工藝、遠程等離子體PECVD工藝、或濺射工藝沉積保護層。在一些實施方式中，保護層可以用熱ALD工藝沉積。熱ALD工藝通常用兩種不同的化學物或前驅體本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2010.09.30 US 61/388,513;2011.02.02 US 61/438,912;1.一種方法，其包括: (a)使用配置成比第一等離子體輔助沉積工藝在晶片襯底中產生顯著較少的損傷的工藝在所述晶片襯底的表面上沉積保護層，其中，所述保護層的厚度小于約100埃；以及 (b)使用所述第一等離子體輔助沉積工藝在所述保護層上沉積阻擋層。2.根據權利要求1所述的方法，其中，所述保護層約一個單層厚。3.根據權利要求1所述的方法，其中，所述保護層的厚度是約3至30埃。4.根據權利要求1所述的方法，其中，所述第一等離子體輔助沉積工藝使用用大于約300瓦射頻功率產 生的等離子體。5.根據權利要求1所述的方法，其中，所述保護層包括金屬。6.根據權利要求1所述的方法，其中，所述保護層包括氮化鉭。7.根據權利要求1所述的方法，其中，所述阻擋層包括氮化鉭。8.根據權利要求1所述的方法，其中，操作(a)和(b)在相同的處理室中進行。9.根據權利要求1所述的方法，其中，操作(a)包括熱原子層沉積工藝。10.根據權利要求1所述的方法，其中，操作(a)包括采用低功率等離子體的化學氣相沉積工藝。11.根據權利要求1所述的方法，其中，操作(a)包括采用遠程等離子體源的化學氣相沉積工藝或采用遠程等離子體源的原子層沉積工藝。12.根據權利要求1所述的方法，其中，其上沉積所述保護層...

【專利技術屬性】
技術研發人員：吳暉榮，凱·宋，維克托·盧，樸凱金，游偉凡，
申請(專利權)人：諾發系統公司，
類型：
國別省市：