控制FinFET結構中的鰭狀件高度制造技術

本發明專利技術公開了一種器件，該器件包括襯底、在所述襯底的頂面的隔離區，以及在所述隔離區上方的半導體鰭狀件。半導體鰭狀件具有小于大約的鰭狀件高度，其中鰭狀件高度從半導體鰭狀件的頂面到隔離區的頂面測量得到。本發明專利技術還公開了控制FinFET結構中的鰭狀件高度。

【技術實現步驟摘要】

本專利技術涉及半導體
，更具體地，涉及控制FinFET結構中的鰭狀件高度。
技術介紹
隨著日益縮減的集成電路尺寸以及日益增長的對集成電路速度的需求，晶體管需要具有較小的尺寸并且具有較高的驅動電流。因此開發了鰭式場效應晶體管(FinFET)。FinFET晶體管具有增大的溝道寬度。通過形成包括鰭狀件側壁上的部分和鰭狀件頂面上的部分的溝道實現溝道寬度的增大。由于晶體管的驅動電流與溝道寬度成比例，因此增大了FinFET的驅動電流。
技術實現思路
為了解決現有技術中所存在的問題，根據本專利技術的一個方面，提供了一種器件，包括:襯底；在所述襯底的頂面的隔離區；以及在所述隔離區上方的第一半導體鰭狀件，其中所述第一半導體鰭狀件具有小于約400 A的鰭狀件高度，并且其中所述鰭狀件高度從所述第一半導體鰭狀件的頂面到所述隔離區的頂面測量得到。在可選實施方式中，所述器件進一步包括與所述第一半導體鰭狀件間隔開的第二半導體鰭狀件，所述隔離區在所述第一半導體鰭狀件和所述第二半導體鰭狀件之間，其中所述第一半導體鰭狀件的邊緣和所述第二半導體鰭狀件的邊緣與所述隔離區的相對邊緣大體對準。在可選實施方式中，所述第一半導體鰭狀件和所述第二半導體鰭狀件具有小于約500A的距離。在可選實施方式中，所述鰭狀件高度與所述距離的比值小于約13。在可選實施方式中，所述器件進一步包括:第一柵極介電層；在所述第一柵極介電層上方的第一金屬層；以及在所述第一金屬層上方的第一多晶娃層，其中所述第一柵極介電層、所述第一金屬層以及所述第一多晶硅層在所述第一半導體鰭狀件的頂面和側壁上延伸。在可選實施方式中，所述器件進一步包括:第二柵極介電層；在所述第二柵極介電層上方的第二金屬層；以及在所述第二金屬層上方的第二多晶硅層，其中所述第二柵極介電層、所述第二金屬層以及所述第二多晶硅層與所述第一半導體鰭狀件間隔開，并且在所述隔離區的部分上方而且覆蓋所述隔離區的所述部分。在可選實施方式中，所述隔離區和所述第二多晶硅層的最近邊緣的多晶硅至OD間距大于約200 A在可選實施方式中，所述器件進一步包括在所述第一半導體鰭狀件下方并且連接所述第一半導體鰭狀件的半導體帶，其中所述半導體帶的邊緣接觸所述隔離區的邊緣，并且其中所述半導體帶和所述第一半導體鰭狀件由相同的半導體材料形成。根據本專利技術的另一個方面，還提供了一種器件，包括:半導體襯底；與所述半導體襯底的表面鄰接的淺溝槽隔離(STI)區；第一半導體帶和第二半導體帶，所述第一半導體帶和所述第二半導體帶包括接觸所述STI區的相對側壁的側壁；第一半導體鰭狀件和第二半導體鰭狀件，分別在所述第一半導體帶和所述第二半導體帶上方并且鄰接所述第一半導體帶和所述第二半導體帶，其中所述第一半導體鰭狀件和所述第二半導體鰭狀件的鰭狀件高度小于約400A.在可選實施方式中，所述第一半導體鰭狀件和所述第二半導體鰭狀件具有小于約500A的距離。在可選實施方式中，所述器件進一步包括:第一柵極介電層；在所述第一柵極介電層上方的第一金屬層；以及在所述第一金屬層上方的第一多晶娃層，其中所述第一柵極介電層、所述第一金屬層以及所述第一多晶硅層在所述第一半導體鰭狀件的頂面和側壁上延伸。在可選實施方式中，所述器件進一步包括:在所述STI區上方的第二柵極介電層；在所述第二柵極介電層上方的第二金屬層；以及在所述第二金屬層上方的第二多晶硅層，其中所述第二柵極介電層、所述第二金屬層以及所述第二多晶硅層在所述第一半導體鰭狀件和所述第二半導體鰭狀件之間并且與所述第一半導體鰭狀件和所述第二半導體鰭狀件間隔開。在可選實施方式中，所述第一半導體帶和所述第二半導體帶以及所述第一半導體鰭狀件和所述第二半導體鰭狀件由相同的半導體材料形成。根據本專利技術實施例的又一個方面，還提供了一種方法，包括:在半導體襯底中形成淺溝槽隔離(STI)區，其中在所述STI區的相對側的所述半導體襯底的部分形成半導體帶；以及對所述STI區開槽以形成凹槽，其中所述半導體帶的上端部分形成第一半導體鰭狀件和第二半導體鰭狀件，所述第一半導體鰭狀件和所述第二半導體鰭狀件具有小于約400A的鰭狀件高度，并且其中所述鰭狀件高度從所述第一半導體鰭狀件和所述第二半導體鰭狀件的頂面到所述STI區的頂面測量得到。在可選實施方式中，所述方法進一步包括:在所述STI區以及所述第一半導體鰭狀件和所述第二半導體鰭狀件上方形成柵極介電層；在所述柵極介電層上方形成金屬層；在所述金屬層上方形成多晶硅層；以及圖案化所述多晶硅層、所述金屬層以及所述柵極介電層以形成在所述第一半導體鰭狀件的頂面和側壁上的第一堆疊件以及在所述STI區的部分上方并且覆蓋所述STI區的所述部分的第二堆疊件。在可選實施方式中，在所述圖案化步驟之后，沒有所述多晶硅層、所述金屬層和所述柵極介電層的殘留物殘存在所述STI區上方，并且其中所述多晶硅層、所述金屬層和所述柵極介電層的相對應邊緣彼此對準。在可選實施方式中，所述第二堆疊件不接觸所述第一半導體鰭狀件和所述第二半導體鰭狀件。在可選實施方式中，所述第一鰭狀件和所述第二鰭狀件具有小于約500A的距離。在可選實施方式中，所述鰭狀件高度與所述距離的比值小于約13。在可選實施方式中，所述方法進一步包括形成包括所述第一半導體鰭狀件的鰭式場效應晶體管(FinFET)。附圖說明為更完整地理解實施例及其優點，現將結合附圖所進行的以下描述作為參考，其中:圖1至圖1是根據各種示例性實施方式的在制造鰭式場效應晶體管(FinFET)相關結構過程中的中間階段的剖視圖和透視圖。圖8和圖9示出了實驗結果。具體實施例方式下面詳細討論了公開的實施方式的制造和使用。然而，應當理解所述實施方式提供了可體現在各種各樣具體情形中的很多可應用的專利技術概念。所討論的具體實施方式僅是示例說明，并不限制本專利技術的范圍。根據各種實施方式提供了鰭式場效應晶體管(FinFET)相關結構及其形成方法。示例了形成FinFET的中間階段。討論了實施方式的變形。貫穿各視圖和示例性實施方式，相似的標號被用于指代相似元件。圖1至圖7是根據一些示例性實施方式的在制造FinFET相關結構過程中的中間階段的剖視圖和透視圖。圖1示出了初始結構的透視圖。初始結構包括襯底20。襯底20可以為半導體襯底，半導體襯底可以進一步為硅襯底，硅鍺襯底，硅碳襯底或者由其他半導體材料形成的襯底。襯底20可以摻雜p型或者n型雜質。隔離區，諸如淺溝槽隔離(STI)區22可以形成在襯底20中。STI區22的寬度W可以小于大約500 A,并且可以小于大約50 A。相鄰STI區22之間的襯底20部分形成半導體帶21。參照圖2，通過蝕刻步驟對STI區22開槽。因而，部分半導體帶21在剩余的STI區22的頂面上方。此后，在剩余的STI區22的頂面上方的半導體帶21的部分稱為半導體鰭狀件。因此，半導體鰭狀件24在其之間具有STI區22，并且半導體鰭狀件24的邊緣大體上與相對應的STI區22的邊緣對準。在一些實施方式中，鰭狀件24的高度H小于約400 A,并且可以小于約250 A。在半導體鰭狀件24下的半導體帶21部分具有接觸STI區22邊緣的邊緣。此外，半導體帶21和半導體鰭狀件24可以由相同的半導體材料形成。參照圖3A和圖3B，介電層28形成在鰭狀件24的頂面本文檔來自技高網...

【技術保護點】
一種器件，包括：襯底；在所述襯底的頂面的隔離區；以及在所述隔離區上方的第一半導體鰭狀件，其中所述第一半導體鰭狀件具有小于約的鰭狀件高度，并且其中所述鰭狀件高度從所述第一半導體鰭狀件的頂面到所述隔離區的頂面測量得到。FDA00002592257100011.jpg

【技術特征摘要】
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【專利技術屬性】
技術研發人員：莫亦先，陳筱筑，江木吉，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：