一種多處理器間的復位管理電路制造技術

本實用新型專利技術涉及一種多處理器間的復位管理電路。本實用新型專利技術包括定時器電路、FPGA單元、第一邏輯控制器、第二邏輯控制器、DSP單元、PPC單元，定時器電路的輸出端一路與第一邏輯控制器連接，另一路與第二邏輯控制器連接，FPGA單元的輸出端一路與定時器電路的輸入端連接，另外兩路分別與第一邏輯控制器、第二邏輯控制器連接，第一邏輯控制器的輸出端經DSP單元與FPGA單元的輸入端連接，第二邏輯控制器的輸出端經PPC單元與FPGA單元的輸入端連接。本實用新型專利技術的多處理器間的復位不在是簡單的統一復位；單一處理器可以根據程序判斷，或根據上位機指令進行單獨的復位；提高了整個系統的穩定性。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及一種復位管理電路，具體涉及一種多處理器間的復位管理電路。
技術介紹
隨著產品技術需求的進一步提高，單一處理器組成的平臺已經無法滿足產品性能及功能的需求，因此多處理器協同工作組成的平臺已經被越來越多的應用到新的產品設計中。由此將會產生多處理器間的復位管理問題；目前解決的辦法是使用以下兩種解決:1、將多個相對獨立的系統及所有外圍設備的復位信號用統一的復位管理方式，該復位方式能減少復位的管理，系統有任何一個功能組件需要復位時，都只能采用系統總復位的方式，不能進行獨立的針對功能組件的復位。2、將采用多套復位電路分別管理每一個相對獨立的系統，該方式雖然能夠獨立的進行部分功能組件的復位功能，但是整個系統不能統一進行管理，給系統的穩定性帶來一定的考驗；綜上所述，采用常規的復位處理方式存在的問題是，系統復位缺乏統一管理，無法進行部分功能組件的獨立復位，影響整個系統的可靠運行。
技術實現思路
本技術所解決的問題是提供一種多處理器間的復位管理電路，通過將DSP，PPC, FPGA三個處理器的復位信號統一由FPGA進行管理控制，系統上電初期統一由外部的看門狗上電復位電路實現系統同步復位；復位管理電路判斷，或根據上位機指令進行部分功能單獨復位，以解決系統復位缺乏統一管理，無法進行部分功能單獨復位，影響整個系統可靠運行的問題。為解決上述問題，本技術采用的技術方案為:一種多處理器間的復位管理電路，其特殊之處在于:包括定時器電路、FPGA單元、第一邏輯控制器、第二邏輯控制器、DSP單元、PPC單元，定時器電路的輸出端一路與第一邏輯控制器連接，另一路與第二邏輯控制器連接，FPGA單元的輸出端一路與定時器電路的輸入端連接，另外兩路分別與第一邏輯控制器、第二邏輯控制器連接，第一邏輯控制器的輸出端經DSP單元與FPGA單元的輸入端連接，第二邏輯控制器的輸出端經PPC單元與FPGA單元的輸入端連接。上述的定時器電路采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為S9013、芯片 UD7 和 UP23 為 74LVC1G08、芯片 UF22-1 為 EP4CE55。上述的FPGA單元采用的芯片UF22-1為EP4CE55、芯片UD25C為ADSP-BF548、芯片UP24-2 為 MPC8313E。上述的第一邏輯控制器采用的芯片UD7為74LVC1G08。上述的第二邏輯控制器采用的芯片UP23為74LVC1G08。上述的DSP單元采用的芯片UD25C為ADSP-BF548。上述的PPC單元采用的芯片UP24-2為MPC8313E。與現有技術相比，本技術的有益效果:1、多處理器間的復位不在是簡單的統一復位；2、單一處理器可以根據程序判斷，或根據上位機指令進行單獨的復位；提高了整個系統的穩定性。附圖說明圖1是技術原理框圖；圖2是技術電路的原理圖。具體實施方式下面結合附圖對本技術進行具體描述。參見圖1，本技術，包括定時器電路1、FPGA單元2、第一邏輯控制器3、第二邏輯控制器4、DSP單元5、PPC單元6，定時器電路I的輸出端一路與第一邏輯控制器3連接，另一路與第二邏輯控制器4連接，FPGA單元2的輸出端一路與定時器電路I的輸入端連接，另外兩路分別與第一邏輯控制器3、第二邏輯控制器4連接，第一邏輯控制器3的輸出端經DSP單元5與FPGA單元2的輸入端連接，第二邏輯控制器4的輸出端經PPC單元6與FPGA單元2的輸入端連接。上述的定時器電路I采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為 S9013、芯片 UD7 和 UP23 為 74LVC1G08、芯片 UF22-1 為 EP4CE55。上述的FPGA單元2采用的芯片UF22-1為EP4CE55、芯片UD25C為ADSP-BF548、芯片 UP24-2 為 MPC8313E。上述的第一邏輯控制器3采用的芯片UD7為74LVC1G08。上述的第二邏輯控制器4采用的芯片UP23為74LVC1G08。上述的DSP單元5采用的芯片UD25C為ADSP-BF548。上述的PPC單元6采用的芯片UP24-2為MPC8313E。定時器電路I即看門狗的復位輸出信號與FPGA的2個喂狗信號分別經過第一邏輯控制器3、第二邏輯控制器4，第一邏輯控制器3、第二邏輯控制器4的輸出分別給DSP，PPC，作為每一個處理器系統的單獨復位信號；DSP，PPC處理器分別輸出I個喂狗信號與FPGA相連，FPGA輸出一個喂狗信號與定時器電路I連接；FPGA分別實現3個獨立的定時器，其中2個分別用來計數DSP，PPC提供的喂狗信號，在小于1.6S的時間內不能產生下降沿，則輸出低電平；進而通過邏輯控制器復位DSP，PPC ;另一個定時器用來產生周期為IS的方波輸出與定時器電路I連接。其中FPGA單元2接收來自DSP單元5和PPC單元6的喂狗信號，FPGA單元2輸出2個復位信號，分別連接第一邏輯控制器和第二邏輯控制器，FPGA單元2輸出喂狗信號與定時器電路I相連，這樣使DSP和PPC的復位信號獨立，整個系統的復位將可以通過FPGA進行管理，DSP處理器和PPC處理器也可以各自復位自己系統，而不會影響到系統其它模塊。參見圖2，在本技術中，所述定時器電路I采用的芯片UD5為MAX823，包括5個引腳，第I引腳為復位輸出引腳，其中第4引腳為“喂狗”引腳；芯片UD6為74LVC1G32，包括5個引腳，第1，2引腳為2個輸入引腳，第4引腳為輸出引腳；芯片QD2為S9013，包括3個引腳，第I引腳為基極，第2引腳為發射級，第3引腳為集電極;芯片UD7和UP23為74LVC1G08，包括5個引腳，第1，2引腳為與門輸入引腳，第4引腳為輸出引腳；芯片UF22-1為EP4CE55包括484個引腳；芯片UD5的第I引腳與UD6的第2引腳相連，芯片UD5的第4引腳通過電阻RD82與QD2的第3引腳相連，芯片QD2的第I引腳通過電阻RD36與UF22-1的H7引腳相連，芯片UD6的第4引腳分別于UD7，UP23的第I引腳和UF22-1的第E4引腳相連；所述的FPGA單元2采用芯片UF22-1為EP4CE55，包括484個引腳；芯片UD25C為ADSP-BF548，包括400個引腳，芯片UP24-2為MPC8313E，包括516個引腳；芯片UF22-1的第E4引腳與UD6的第4引腳相連，UF22-1的第Cl引腳與UD25C的第Y14引腳相連，UF22-1的第D2引腳與UD7的第2引腳相連，UF22-1的第H7引腳通過電阻RD36與QD2的第I引腳相連，UF22-1的第H6引腳與UP24-2的第AC24引腳相連，UF22-1的第J6引腳與UP23的第2引腳相連；所述的第一邏輯控制器3采用芯片UD7為74LVC1G08，包括5個引腳，芯片UD7的第I引腳與UD6的第4引腳相連，第2引腳與UF22-1的第D2引腳相連，第4引腳與UD25C的第C12引腳相連，第3引腳與GND相連，第5引腳與+3.3V相連；所述的第二邏輯控制器4采用芯片UP23為74LVC1G08，包括5個引腳，芯片UP23的第I引腳與UD6的第4引腳相連，第2引腳與UF22-1的第J6引腳本文檔來自技高網...

【技術保護點】
一種多處理器間的復位管理電路，其特征在于：包括定時器電路（1）、FPGA單元（2）、第一邏輯控制器（3）、第二邏輯控制器（4）、DSP單元（5）、PPC單元（6），定時器電路（1）的輸出端一路與第一邏輯控制器（3）連接，另一路與第二邏輯控制器（4）連接，FPGA單元（2）的輸出端一路與定時器電路（1）的輸入端連接，另外兩路分別與第一邏輯控制器（3）、第二邏輯控制器（4）連接，第一邏輯控制器（3）的輸出端經DSP單元（5）與FPGA單元（2）的輸入端連接，第二邏輯控制器（4）的輸出端經PPC單元（6）與FPGA單元（2）的輸入端連接。

【技術特征摘要】
1.一種多處理器間的復位管理電路，其特征在于:包括定時器電路(1)、FPGA單元(2)、第一邏輯控制器(3)、第二邏輯控制器(4)、DSP單元(5)、PPC單元(6)，定時器電路(I)的輸出端一路與第一邏輯控制器(3 )連接，另一路與第二邏輯控制器(4 )連接，FPGA單元(2 )的輸出端一路與定時器電路(I)的輸入端連接，另外兩路分別與第一邏輯控制器(3)、第二邏輯控制器(4)連接，第一邏輯控制器(3)的輸出端經DSP單元(5)與FPGA單元(2)的輸入端連接，第二邏輯控制器(4)的輸出端經PPC單元(6)與FPGA單元(2)的輸入端連接。2.根據權利要求1所述的一種多處理器間的復位管理電路，其特征在于:所述的定時器電路(I)采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為S9013、芯片UD7和 UP23 為 74LVC1G08、芯片 U...

【專利技術屬性】
技術研發人員：喬昕，張恒泰，王根元，汪俊峰，
申請(專利權)人：西安西瑞保護控制設備有限責任公司，
類型：實用新型
國別省市：