采用數(shù)據(jù)驅(qū)動機制多處理器間數(shù)據(jù)通信電路制造技術(shù)

本發(fā)明專利技術(shù)涉及一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，它包括：一個交叉開關(guān)矩陣、4個數(shù)據(jù)流存儲器、4個匹配電路。如圖所示，發(fā)送數(shù)據(jù)傳送時，源CPU根據(jù)之前定好的協(xié)議經(jīng)過與其相連的匹配電路，然后發(fā)送至交叉開關(guān)矩陣實現(xiàn)數(shù)據(jù)傳輸；接收數(shù)據(jù)時，首先源數(shù)據(jù)經(jīng)過交叉開關(guān)矩陣選擇路徑后后傳送至交叉開關(guān)矩陣的相對應(yīng)的輸出端口，輸出的數(shù)據(jù)進入數(shù)據(jù)流流存儲器DFM，經(jīng)過DFM完備性檢測后，取出函數(shù)號與數(shù)據(jù)傳送至相應(yīng)的目的CPU。本發(fā)明專利技術(shù)能較好的解決多核結(jié)構(gòu)出現(xiàn)的通信瓶頸問題。

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，具體的說是一種涉及數(shù)據(jù)流驅(qū)動技術(shù)、交叉開關(guān)矩陣技術(shù)的一種可陣列化高并行性的數(shù)據(jù)驅(qū)動通信電路。
技術(shù)介紹
多核處理器是指把兩個以上的處理器核集成在一塊芯片上的技術(shù)，以增強計算性能。CMP (片上多處理器)通過在多個CPU核上分配工作負(fù)荷，并且依靠到內(nèi)存和輸入輸出(I/O)的高速片上互聯(lián)和高帶寬管道對系統(tǒng)性能進行提升。多核處理器，較之當(dāng)前的單核處理器，能帶來更多的性能和生產(chǎn)力優(yōu)勢，因而最終將成為一種廣泛普及的計算模式。處理器發(fā)展至今，發(fā)熱量和干擾等因素的介入使得單個處理器的頻率已經(jīng)越來越趨近于一個極限。最有力的證據(jù)是功耗不斷增大。無論芯片是否正在工作，漏電流增大的趨勢越來越顯著，因而無法再像以前那樣提高處理器的工作頻率。此外，靠改變單核體系結(jié)構(gòu)提高性能，需要昂貴的成本。目前為止，多核技術(shù)已成為提高性能的最后王牌，各CPU廠家也開始改變設(shè)計典范，未來所有微處理器皆朝多核心設(shè)計發(fā)展為主流，傳統(tǒng)型單一核心處理器將退居二線。關(guān)于雙核心，從ALTHON 64 X2系列的橫空出世，到現(xiàn)在的酷睿傲視群雄，再到雙核安騰2的發(fā)布，雙核心已經(jīng)是目前市場的主流產(chǎn)品。在服務(wù)器領(lǐng)域，雙核心處理器以其卓越的性能，更低的成本也被大多數(shù)企業(yè)接收。多核系統(tǒng)的一個關(guān)鍵問題是并行編程，現(xiàn)有的程序都是基于控制流機的，都是順序執(zhí)行，如何實現(xiàn)有效的并行編程，這是一大問題。多核系統(tǒng)的關(guān)鍵技術(shù)是片上網(wǎng)絡(luò)通信的設(shè)計。目前，多核處理器的互聯(lián)通信有多種不同的設(shè)計，但是如何有效的處理數(shù)量龐大的多核系統(tǒng)之間的協(xié)作、數(shù)量龐大的處理器核的通信等還存在著諸多問題。 針對以上并行編程與片上網(wǎng)絡(luò)通信問題，本專利技術(shù)提出了采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路。其特點是數(shù)據(jù)驅(qū)動、可陣列化與高并行性，數(shù)據(jù)驅(qū)動可以充分發(fā)掘數(shù)據(jù)間隱藏的并行性，降低了并行編程的難度，可陣列化使得其可擴展性強，高并行性使得能夠同時處理多個數(shù)據(jù)，提高了通信速度。本專利技術(shù)電路中采用了基于iSLIP高效調(diào)度算法的交叉開關(guān)矩陣進行傳送數(shù)據(jù)，這是一種高效的片上通信結(jié)構(gòu)，并且設(shè)計了數(shù)據(jù)流專用存儲器DFM(Data Flow Memory)，用于數(shù)據(jù)驅(qū)動，充分發(fā)掘了數(shù)據(jù)間潛在的并行性。
技術(shù)實現(xiàn)思路
本專利技術(shù)的目的是:針對多核體系結(jié)構(gòu)中面臨并行編程與片上網(wǎng)絡(luò)通信問題，本專利技術(shù)提供一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，能較好的解決多核結(jié)構(gòu)出現(xiàn)通 目瓶頸問題。為達(dá)到上述目的，本專利技術(shù)的技術(shù)方案是:一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，包括:一個交叉開關(guān)矩陣、4個數(shù)據(jù)流存儲器、4個匹配電路。連接方式如圖1所示:發(fā)送數(shù)據(jù)傳送時，源CPU根據(jù)之前定好的協(xié)議經(jīng)過一個匹配電路發(fā)送數(shù)據(jù)至交叉開關(guān)矩陣實現(xiàn)數(shù)據(jù)傳輸；接收數(shù)據(jù)時，首先源數(shù)據(jù)經(jīng)過交叉開關(guān)矩陣選擇路徑后傳送至交叉開關(guān)矩陣的相對應(yīng)的輸出端口，輸出的數(shù)據(jù)進入數(shù)據(jù)流流存儲器，經(jīng)過數(shù)據(jù)流儲存器完備性檢測后，取出函數(shù)號與數(shù)據(jù)傳送至相應(yīng)的目的CPU。上述數(shù)據(jù)流存儲器是專為函數(shù)級數(shù)據(jù)流驅(qū)動機制設(shè)計的專用數(shù)據(jù)函數(shù)存儲器，主要實現(xiàn)函數(shù)提取與數(shù)據(jù)存儲功能。上述匹配電路用于匹配CPU核與交叉開關(guān)矩陣之間的時序，使得數(shù)據(jù)能過正確的傳送，使時序匹配。上述交叉開關(guān)矩陣中的調(diào)度器采用的iSLIP調(diào)度算法，保證了調(diào)度的公平公正性，解決了餓死現(xiàn)象，并實現(xiàn)了 100%的吞吐。上述交叉開關(guān)矩陣中的輸入模塊，提出了一種的基于鏈表的電路結(jié)構(gòu)，避免了頭阻塞現(xiàn)象，相比于傳統(tǒng)的虛擬輸出隊列的方法，減少了硬件資源的消耗。本專利技術(shù)與現(xiàn)有技術(shù)相比較，具有如下顯而易見的突出實質(zhì)性特點和顯著技術(shù)進I K少: (I)采用了數(shù)據(jù)驅(qū)動機制，設(shè)計了數(shù)據(jù)流專用存儲器，只要CPU所需要數(shù)據(jù)到達(dá)就驅(qū)動執(zhí)行，發(fā)掘了潛在的數(shù)據(jù)并行性，降低了并行編程的難度使得并行處理更容易實現(xiàn)。(2)給出了一種片上網(wǎng)絡(luò)通信的詳細(xì)設(shè)計方案一交叉開關(guān)矩陣。此互聯(lián)結(jié)構(gòu)克服了總線互聯(lián)出現(xiàn)的不支持多核心、吞吐量低的缺點； (3)采用了交叉開關(guān)矩陣結(jié)構(gòu)，具有可陣列化的特點、可擴展性強。(4)采用了交叉開關(guān)矩陣結(jié)構(gòu)，相比于總線結(jié)構(gòu)具有高的并行通信能力。附圖說明圖1是系統(tǒng)總框圖。圖2是數(shù)據(jù)流存儲器電路結(jié)構(gòu)圖。圖3是數(shù)據(jù)處理模塊 圖4是標(biāo)簽更新模塊電路圖 圖5是匹配電路 圖6是交叉開關(guān)矩陣架構(gòu)圖。圖7是交叉開關(guān)矩陣輸入模塊結(jié)構(gòu)圖。圖8是交叉開關(guān)矩陣調(diào)度模塊結(jié)構(gòu)圖。圖9是調(diào)度器中的仲裁器結(jié)構(gòu)圖。具體實施例方式本專利技術(shù)的優(yōu)選實施例結(jié)合附圖詳述如下: 實施例一: 如圖1所示，本專利技術(shù)提出的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路包括一個交叉開關(guān)矩陣(1)、4個數(shù)據(jù)流存儲器(fiU)、四個匹配電路(fUd3)。其特征是:發(fā)送數(shù)據(jù)傳送時，源CPU根據(jù)之前定好的協(xié)議經(jīng)過匹配電路(3°、3\32、33)發(fā)送數(shù)據(jù)至交叉開關(guān)矩陣(I)實現(xiàn)數(shù)據(jù)傳輸；接收數(shù)據(jù)時，首先源數(shù)據(jù)經(jīng)過交叉開關(guān)矩陣(I)選擇路徑后傳送至交叉開關(guān)矩陣(I)的相對應(yīng)的輸出端口，輸出的數(shù)據(jù)進入數(shù)據(jù)流流存儲器(2°,2\22,23)，經(jīng)過數(shù)據(jù)流專用存儲器(2°、2\22、23)完備性檢測后，取出函數(shù)號與數(shù)據(jù)傳送至相應(yīng)的目的CPU。實施例二: 本實施例與實施例一基本相同，特別之處如下: < 一 >、數(shù)據(jù)流存儲器 參見圖2，數(shù)據(jù)流存儲器是一種特殊的存儲器，主要由FIFO存儲、數(shù)據(jù)處理模塊、標(biāo)簽更新模塊、RAM數(shù)據(jù)存儲器以及FIFO函數(shù)存儲器組成。其中FIFO存儲主要用于存儲輸入的數(shù)據(jù)，使得數(shù)據(jù)能夠正確的接收與傳輸；其中數(shù)據(jù)處理模塊又由數(shù)據(jù)分段取出、地址生成器、譯碼器、位擴展及控制邏輯組成，取出輸入數(shù)據(jù)中的函數(shù)號、數(shù)據(jù)號與數(shù)據(jù)，并由地址生成器生成相對應(yīng)的地址，從而將數(shù)據(jù)傳送至相關(guān)的功能模塊進行相應(yīng)的操作，并且生成相應(yīng)的操作數(shù)標(biāo)簽；其中標(biāo)簽更新模塊又由標(biāo)簽生成器、標(biāo)簽函數(shù)數(shù)據(jù)表寄存器及其他控制邏輯組成。它的主要功能為接收由數(shù)據(jù)預(yù)處理模塊取出的函數(shù)號，檢查數(shù)據(jù)完備性，如果數(shù)據(jù)完備，生成相應(yīng)的函數(shù)標(biāo)簽，然后根據(jù)標(biāo)簽，將函數(shù)號輸出至FIFO函數(shù)存儲器等待目的(PU取走函數(shù)號、數(shù)據(jù)號及數(shù)據(jù)進行處理。其操作過程如下: ①接收來自交叉開關(guān)矩陣的新數(shù)據(jù)，將數(shù)據(jù)暫存FIFO存儲中； ②數(shù)據(jù)處理模塊讀取FIFO存儲中的數(shù)據(jù)，取出函數(shù)號、數(shù)據(jù)號，生成相應(yīng)的地址，將有效數(shù)據(jù)輸出存儲到相應(yīng)的RAM數(shù)據(jù)存儲器中，并生成相應(yīng)的操作數(shù)標(biāo)志信號。③標(biāo)簽更新模塊根據(jù)接收到的操作數(shù)標(biāo)志信號，由標(biāo)簽產(chǎn)生器生成相應(yīng)的函數(shù)標(biāo)簽，并把標(biāo)簽同預(yù)先存儲的函數(shù)所需數(shù)據(jù)表做比對，對于所需數(shù)據(jù)全部有效的函數(shù)，生成有效標(biāo)志位，通知目的CPU，數(shù)據(jù)完備，驅(qū)動目的CPU的執(zhí)行，并將相應(yīng)的函數(shù)號存儲至FIFO函數(shù)存儲器中，等待CPU讀取。④一旦該數(shù)據(jù)被使用過，就將其標(biāo)志置為無效。上述數(shù)據(jù)處理模塊，參見圖3，主要由數(shù)據(jù)分段取出、地址生成器、譯碼器，位擴展、寄存器組及一些基本的門構(gòu)成。由圖可知，首先，數(shù)據(jù)進入數(shù)據(jù)分段取出，取出相應(yīng)的函數(shù)號、數(shù)據(jù)號、有效數(shù)據(jù)，然后地址生成器(將函數(shù)號與數(shù)據(jù)號并置而成，函數(shù)號在前，數(shù)據(jù)號在后)根據(jù)函數(shù)號與數(shù)據(jù)號生成相對應(yīng)的有效數(shù)據(jù)存儲地址；同時，函數(shù)號經(jīng)過譯碼器，生成想對應(yīng)的使能信號與數(shù)據(jù)號得到的使能信號及寫使能信號進行與操作生成相應(yīng)的操作數(shù)標(biāo)志寄存輸出。上述標(biāo)簽更新模塊由標(biāo)簽本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，由一個交叉開關(guān)矩陣（1）、4個數(shù)據(jù)流存儲器（20、21、22、23）和4個匹配電路（30、31、32、33）構(gòu)成，其特征是：所述4個匹配電路（30、31、32、33）的輸出連接到交叉開關(guān)矩陣（1），而交叉開關(guān)矩陣（1）的4個輸出分別連接到4?數(shù)據(jù)流存儲器（20、21、22、23）；發(fā)送數(shù)據(jù)傳送時，源CPU根據(jù)定義的協(xié)議經(jīng)過4個匹配電路（30、31、32、33）發(fā)送數(shù)據(jù)至交叉開關(guān)矩陣（1）實現(xiàn)數(shù)據(jù)傳輸；接收數(shù)據(jù)時，首先源數(shù)據(jù)經(jīng)過交叉開關(guān)矩陣（1）路由選擇后傳送至交叉開關(guān)矩陣（1）的相對應(yīng)的輸出端口，輸出的數(shù)據(jù)分別進入4個數(shù)據(jù)流存儲器（20、21、22、23），經(jīng)過數(shù)據(jù)流存儲器（20、21、22、23）完備性檢測后，取出函數(shù)號與數(shù)據(jù)傳送至相應(yīng)的目的CPU。

【技術(shù)特征摘要】
1.一種采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，由一個交叉開關(guān)矩陣(1)、4個數(shù)據(jù)流存儲器(2°、2\22、23)和4個匹配電路構(gòu)成，其特征是:所述4個匹配電路⑶』^)的輸出連接到交叉開關(guān)矩陣(1)，而交叉開關(guān)矩陣(I)的4個輸出分別連接到4數(shù)據(jù)流存儲器(2°、2\22、23);發(fā)送數(shù)據(jù)傳送時，源CPU根據(jù)定義的協(xié)議經(jīng)過4個匹配電路(3°、3\32、33)發(fā)送數(shù)據(jù)至交叉開關(guān)矩陣(I)實現(xiàn)數(shù)據(jù)傳輸；接收數(shù)據(jù)時，首先源數(shù)據(jù)經(jīng)過交叉開關(guān)矩陣(I)路由選擇后傳送至交叉開關(guān)矩陣(I)的相對應(yīng)的輸出端口，輸出的數(shù)據(jù)分別進入4個數(shù)據(jù)流存儲器(2°、2\22、23)，經(jīng)過數(shù)據(jù)流存儲器(2°、2\22、23)完備性檢測后，取出函數(shù)號與數(shù)據(jù)傳送至相應(yīng)的目的CPU。2.根據(jù)權(quán)利要求1所述的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，其特征在于所述四個數(shù)據(jù)流存儲器(2^2^2^23)，均由一個FIFO存儲模塊(2-1)、一個數(shù)據(jù)處理模塊(2-2)、標(biāo)簽更新模塊(2-3)、RAM數(shù)據(jù)存儲模塊(2-4)和FIFO函數(shù)存儲模塊(2-5)構(gòu)成，其連接方式:所述FIFO存儲模塊(2-1)的數(shù)據(jù)輸出連接至數(shù)據(jù)處理模塊(2-2)，數(shù)據(jù)處理模塊(2-2)的寫數(shù)據(jù)連接至RAM數(shù)據(jù)存儲模塊(2-4)，數(shù)據(jù)處理模塊(2-2)的函數(shù)O和函數(shù)I連接至標(biāo)簽更新模塊(2-3)，標(biāo)簽更新模塊(2-3)的數(shù)據(jù)輸出連接至FIFO函數(shù)存儲模塊(2-5)。首先，數(shù)據(jù)進入FIFO (2-1)緩沖，只要檢測到FIFO非空，數(shù)據(jù)處理模塊(2-2)讀取數(shù)據(jù)，提取出數(shù)據(jù)中的函數(shù)號、數(shù)據(jù)號和有效數(shù)據(jù)，由函數(shù)號和數(shù)據(jù)號進入地址生成器生成寫地址連接至RAM數(shù)據(jù)存儲模塊(2-4)的寫地址，有效數(shù)據(jù)根據(jù)寫地址出入至RAM數(shù)據(jù)存儲模塊(2-4)，函數(shù)號、數(shù)據(jù)號等生成操作數(shù)標(biāo)簽分別連接至標(biāo)簽更新模塊(2-3)，標(biāo)簽更新模塊(2-3)檢測操作數(shù)標(biāo)簽，若都為真，則將此函數(shù)標(biāo)簽存儲至FIFO函數(shù)存儲模塊(2-5)緩存函數(shù)標(biāo)簽，等待CPU讀取標(biāo)簽。3.根據(jù)權(quán)利要求2所述的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，其特征在于所述的數(shù)據(jù)處理模塊(2-2)由地址生成器、譯碼器、位擴展和兩組寄存器組成。其連接方式是:數(shù)據(jù)輸入首先分段取出數(shù)據(jù)號、函數(shù)號和有效數(shù)據(jù)，然后將取出的數(shù)據(jù)號與函數(shù)號送至地址生成器生成相應(yīng)的數(shù)據(jù)存儲地址，同時函數(shù)號進入譯碼器譯碼、數(shù)據(jù)號則進行位擴展與fifo的空信號的取反相與生成時能信號控制操作數(shù)標(biāo)簽。4.根據(jù)權(quán)利要求2 所述的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，其特征在于所述標(biāo)簽更新模塊(2-3)由上升沿檢測電路及必要的邏輯門組成，其連接方式:將兩個操作數(shù)標(biāo)簽相與后進入上升沿檢測電路看是否有跳變，生成信號相或作為輸出使能信號，有上升沿的則數(shù)目數(shù)據(jù)到達(dá)，將上升沿檢測電路生成的信號寄存，作為標(biāo)簽輸出。5.根據(jù)權(quán)利要求1所述的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，其特征在于所述的四個匹配電路(3°、3\32、33)均由一個上升沿檢測電路與寄存器組組成，其連接方式:輸入有效先進入一級寄存器寄存，下一個時鐘到來時，將當(dāng)前輸入有效與之前寄存的輸入有效的取反相與，得到的結(jié)果再用寄存器輸出寄存，有效數(shù)據(jù)則直接進入寄存器寄存，通過檢測有效信號的上升沿來標(biāo)注數(shù)據(jù)位有效數(shù)據(jù)。6.根據(jù)權(quán)利要求1所述的采用數(shù)據(jù)驅(qū)動機制的多處理器間數(shù)據(jù)通信電路，...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：畢卓，王鎮(zhèn)，張瑩，徐云川，孔維利，
申請(專利權(quán))人：上海大學(xué)，
類型：發(fā)明
國別省市：