一種用于SRAM亞閾值地址解碼器的驅(qū)動電路制造技術(shù)

本發(fā)明專利技術(shù)公開了一種用于SRAM亞閾值地址解碼器的驅(qū)動電路，用于將地址解碼器解碼操作后的解碼信號經(jīng)過二次反向后傳輸至SRAM單元，包括兩個反相器，所述兩個反相器各包括一個PMOS晶體管和第一NMOS晶體管；本發(fā)明專利技術(shù)所設(shè)計的一種用于SRAM亞閾值地址解碼器的驅(qū)動電路較之傳統(tǒng)驅(qū)動電路在上升時間方面有明顯減小，在下降時間方面相仿，本發(fā)明專利技術(shù)提出的驅(qū)動電路有更好的驅(qū)動效果。

【技術(shù)實現(xiàn)步驟摘要】
【專利摘要】本專利技術(shù)公開了一種用于SRAM亞閾值地址解碼器的驅(qū)動電路，用于將地址解碼器解碼操作后的解碼信號經(jīng)過二次反向后傳輸至SRAM單元，包括兩個反相器，所述兩個反相器各包括一個PMOS晶體管和第一NMOS晶體管；本專利技術(shù)所設(shè)計的一種用于SRAM亞閾值地址解碼器的驅(qū)動電路較之傳統(tǒng)驅(qū)動電路在上升時間方面有明顯減小，在下降時間方面相仿，本專利技術(shù)提出的驅(qū)動電路有更好的驅(qū)動效果。【專利說明】—種用于SRAM亞閾值地址解碼器的驅(qū)動電路
本專利技術(shù)涉及驅(qū)動電路，更具體地涉及一種用于SRAM亞閾值地址解碼器的驅(qū)動電路。
技術(shù)介紹
由于數(shù)字集成電路的功能越來越復(fù)雜，規(guī)模越來越大，片上集成的存儲器已經(jīng)成為數(shù)字電路系統(tǒng)中非常重要的一部分。近年來，靜態(tài)隨機存取存儲器(SRAM)憑借著其供電即可保存數(shù)據(jù)，無需不斷進(jìn)行刷新的特點，成為片上存儲器中不可或缺的重要組成部分，被廣泛應(yīng)用于系統(tǒng)級芯片(SOC)中。據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的預(yù)測，到2013年內(nèi)存將占到SOC面積的90%，這將導(dǎo)致芯片的功耗越來越取決于SRAM的功耗，而降低功耗最為明顯和有效的方式是盡可能降低電源電壓。然而，當(dāng)系統(tǒng)電壓或Vcc降至近亞閾值區(qū)域時，電路的驅(qū)動能力將會大大下降，勢必將影響下一級的工作狀態(tài)。對亞閾值SRAM設(shè)計而言，亞閾值SRAM對地址解碼器的驅(qū)動能力要求很高，但是電壓過低會大大影響地址解碼器的驅(qū)動能力，因而亞閾值地址解碼器的設(shè)計將是面臨的一大挑戰(zhàn)。一般而言，解決此問題的傳統(tǒng)方法是采用反相器級聯(lián)的方式增加驅(qū)動能力，即將M(為偶數(shù))個反相器級聯(lián)構(gòu)成驅(qū)動電路，其中，反相器級聯(lián)個數(shù)根據(jù)實際所要驅(qū)動的負(fù)載大小而定，且后一級反相器W/L的值相對于前一級反相器W/L的值根據(jù)實際所要驅(qū)動的負(fù)載大小進(jìn)行N倍增加。如圖1中所示，給出了 M=2，N=2的情況:INV1的PMOS晶體管源端與電源電壓Vcc相連接，PMOS晶體管漏端和NMOS晶體管的漏端相連接且接至輸出信號B，NMOS晶體管的源端和地Vss相連接，PMOS晶體管的柵極和NMOS晶體管的柵極與輸入信號A相連接；INV2的PMOS晶體管源端與電源電壓Vcc相連接，PMOS晶體管漏端和NMOS晶體管的漏端相連接且接至輸出信號C，NMOS晶體管的源端和地Vss相連接，PMOS晶體管的柵極和NMOS晶體管的柵極與前級反相器的輸出B信號相連接；且INV2中W/L值是INVl中w/L值的2倍。但是，此傳統(tǒng)方法應(yīng)用在亞閾值電路中時，一方面，驅(qū)動效果并不明顯，很難滿足亞閾值SRAM的設(shè)計；另一方面，采用較多反相器級聯(lián)會增加管子的數(shù)量，使版圖面積增加，反相器W/L值倍增也會帶來版圖面積的增加。 因此，本專利技術(shù)的目的在于，為了解決上述問題，提供一種用于SRAM亞閾值地址解碼器的驅(qū)動電路。
技術(shù)實現(xiàn)思路
本專利技術(shù)所要解決的技術(shù)問題在于克服現(xiàn)有技術(shù)的不足，提供一種用于SRAM亞閾值地址解碼器的驅(qū)動電路。本專利技術(shù)具體采用以下技術(shù)方案解決上述技術(shù)問題:本專利技術(shù)設(shè)計了一種用于SRAM亞閾值地址解碼器的驅(qū)動電路，用于將地址解碼器解碼操作后的解碼信號經(jīng)過二次反向后傳輸至SRAM單元，包括兩個反相器，所述兩個反相器各包括一個PMOS晶體管和第一 NMOS晶體管，其中: 地址解碼器將解碼信號傳輸至第一反相器中的第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極，所述第一 PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一 PMOS晶體管的漏端和第一 NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號； 所述第二反相器中第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號，所述第二 PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號至SRAM單元的字線端； 所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號進(jìn)行相應(yīng)的操作。作為本專利技術(shù)的一種優(yōu)化結(jié)構(gòu):所述第二電源電壓比第一電源電壓高出5%_50%。作為本專利技術(shù)的一種優(yōu)化結(jié)構(gòu):所述第一反相器和第二反相器具有相同的寬長比。本專利技術(shù)與現(xiàn)有技術(shù)相比具有如下優(yōu)點: 本專利技術(shù)所設(shè)計的一種用于SRAM亞閾值地址解碼器的驅(qū)動電路較之傳統(tǒng)驅(qū)動電路在上升時間方面有明顯減小，在下降時間方面相仿，本專利技術(shù)提出的驅(qū)動電路有更好的驅(qū)動效果。【專利附圖】【附圖說明】圖1為一種傳統(tǒng)驅(qū)動電路的結(jié)構(gòu)圖； 圖2為本專利技術(shù)所設(shè)計的一種用于SRAM亞閾值地址解碼器的驅(qū)動電路的結(jié)構(gòu)圖； 圖3為傳統(tǒng)驅(qū)動電路和本專利技術(shù)所設(shè)計的驅(qū)動電路結(jié)合外圍電路的仿真波形圖。圖3中Cl表示傳統(tǒng)驅(qū)動電路的仿真波形，C2為本專利技術(shù)所設(shè)計的驅(qū)動電路的仿真波形； 圖1和圖2中Inc_Vcc定義為電源電壓，INV定義為反相器，W/L定義為反相器的寬長比。【具體實施方式】下面結(jié)合附圖對本專利技術(shù)作進(jìn)一步的詳細(xì)說明: 如圖2所示，本專利技術(shù)設(shè)計了一種用于SRAM亞閾值地址解碼器的驅(qū)動電路，用于將地址解碼器解碼操作后的解碼信號經(jīng)過二次反向后傳輸至SRAM單元，包括兩個反相器，所述兩個反相器各包括一個PMOS晶體管和第一 NMOS晶體管，其中: 地址解碼器將解碼信號傳輸至第一反相器中的第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極，所述第一PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一 PMOS晶體管的漏端和第一 NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號； 所述第二反相器中第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號，所述第二 PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二 PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號至SRAM單元的字線端； 所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號進(jìn)行相應(yīng)的操作。作為本專利技術(shù)的一種優(yōu)化結(jié)構(gòu):所述第二電源電壓比第一電源電壓高出5%_50%。作為本專利技術(shù)的一種優(yōu)化結(jié)構(gòu):所述第一反相器和第二反相器具有相同的寬長比。再次結(jié)合圖2，下面給出詳細(xì)的驅(qū)動過程: O:A信號是經(jīng)過地址解碼器后的解碼信號，此信號的電壓峰值為Vcc，相對于亞閾值SRAM設(shè)計時，即為設(shè)計中所要求的設(shè)計電壓； 2):A信號經(jīng)過INVl后，其邏輯電平信號反向，得到信號B，此時信號B的電壓峰值仍為Vcc ； 3):B信號經(jīng)過INV2后，由于INV2的電源電壓為Inc_Vcc，則得到的C信號的電壓峰值會增加20%，此時信號的驅(qū)動能力增強； 4):增強后的C信號輸入SRAM單元的字線中，SRAM單元進(jìn)行相應(yīng)的操作。圖3為傳統(tǒng)驅(qū)動電路和本專利技術(shù)的驅(qū)動電路結(jié)合外圍電路的仿真波形，其中兩種驅(qū)動電路采用相同的外圍電路。本仿真中，記Cl表示傳統(tǒng)驅(qū)動電路的仿真波形，C2為本專利技術(shù)驅(qū)動電路的仿真波形，由波形顯示可知:本專利技術(shù)提出的驅(qū)動電路較之傳統(tǒng)驅(qū)動電路在上升時間方面有明顯減小，在下降時間方面相仿，本專利技術(shù)提出的驅(qū)動電路有更好的驅(qū)動效果。以上所述提供了本專利技術(shù)的實施例及相應(yīng)的仿真結(jié)果，描述驅(qū)動電本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種用于SRAM亞閾值地址解碼器的驅(qū)動電路，用于將地址解碼器解碼操作后的解碼信號經(jīng)過二次反向后傳輸至SRAM單元，其特征在于，包括兩個反相器，所述兩個反相器各包括一個PMOS晶體管和第一NMOS晶體管，其中：地址解碼器將解碼信號傳輸至第一反相器中的第一PMOS晶體管的柵極和第一NMOS晶體管的柵極，所述第一PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一PMOS晶體管的漏端和第一NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號；所述第二反相器中第二PMOS晶體管的柵極和第二NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號，所述第二PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號至SRAM單元的字線端；所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號進(jìn)行相應(yīng)的操作。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：李冰，尚壯壯，趙霞，王剛，劉勇，董乾，
申請(專利權(quán))人：東南大學(xué)，
類型：發(fā)明
國別省市：