一種提取半導體器件柵介質層陷阱時間常數的方法技術

本發明專利技術公開一種提取半導體器件柵介質層陷阱時間常數的方法，屬于微電子器件可靠性領域。該方法首先初始化半導體器件中陷阱狀態，使得陷阱最終狀態為空狀態；然后柵端施加DC信號或AC信號，漏端為零偏壓Vd1，在經過一段時間t1后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流Id狀態；將時間t1改為t2=t1+Δt，其他的條件不變，重復上一步驟，依次類推，進行N次測量得到t1、t1+Δt……t1+(N-1)Δt?N個時間點對應的漏端電流狀態；隨后進行滑動平均，計算得到(N-n)個時刻點對應的占據幾率P；利用公式擬合得到陷阱的俘獲時間常數與發射時間常數。

【技術實現步驟摘要】
【專利摘要】本專利技術公開，屬于微電子器件可靠性領域。該方法首先初始化半導體器件中陷阱狀態，使得陷阱最終狀態為空狀態；然后柵端施加DC信號或AC信號，漏端為零偏壓Vd1，在經過一段時間t1后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流Id狀態；將時間t1改為t2=t1+Δt，其他的條件不變，重復上一步驟，依次類推，進行N次測量得到t1、t1+Δt……t1+(N-1)Δt?N個時間點對應的漏端電流狀態；隨后進行滑動平均，計算得到(N-n)個時刻點對應的占據幾率P；利用公式擬合得到陷阱的俘獲時間常數與發射時間常數。【專利說明】
本專利技術屬于微電子器件可靠性領域，涉及到小尺寸半導體器件柵介質層中陷阱時間常數的提取方法。
技術介紹
隨著半導體器件尺度的逐漸縮小，柵介質層中的陷阱個數逐漸減少，這使得陷阱的隨機性行為越來越引起大家的重視，并且，小尺寸器件中單個陷阱所造成的電學特性的影響是遠大于大尺寸器件中的陷阱的影響；在電路中會造成很嚴重的影響，比如，會造成一些邏輯電路的延時增加，靜態隨機存儲器(SRAM)讀取失效等，因此，研究小尺寸器件中的陷阱行為，全面的掌握陷阱的基本特性對于預測電路的退化特性以及電路的可靠性設計具有重要的意義。對陷阱特性的描述主要有三個方面:陷阱俘獲(電子或空穴)時間常數、陷阱發射(電子或者空穴)時間常數和陷阱引起的電學特性的退化幅值(以下簡稱陷阱幅值)。陷阱的每一次從空狀態到占據狀態的俘獲時間與從占據狀態到空狀態的發射時間是具有隨機性的，其服從指數分布，發射時間與俘獲時間的均值就是發射時間常數與俘獲時間常數；在柵電壓較高時俘獲時間常數較大而發射時間常數較小，在柵電壓較低時發射時間常數較小而俘獲時間常數較大；在不考慮外加電壓變化以及其他陷阱耦合等因素影響的情況下陷阱引起的幅值是基本不變的，因此這使得在測試中很容易分辨出不同陷阱的作用。由于陷阱的發射與俘獲具有隨機的性質，具有不可預測性，通常用統計的占據幾率(或者發射幾率)來對陷阱的行為進行表征。隨著時間的增加，初始狀態為空狀態的陷阱的占據幾率是指數增加的，初始狀態為占據狀態的陷阱的發射幾率同樣是指數增加的。對于陷阱時間常數的提取通常可以通過直接檢測在一定柵電壓下漏電流的狀態，然后分別平均處在兩種電流狀態的時間長度即可對應到兩個時間常數。對于一定的柵電壓，可能出現兩個時間常數量級相差較大的情況，這樣采用上述辦法就受限于測試時間與測試儀器的存儲量而很難實現；然而這種情況也是重要的研究范疇，因此要通過其他有效的方法實現陷阱時間常數的測試，尤其要解決上述提到的問題，進而支撐對陷阱行為的研究。對此，目前的方法基本是通過測試得到多個時間點的占據幾率，然后按照模型進行擬合得到時間常數；然而這種方法效率較低，大量的測試數據才能滿足一定的精度要求，因此，提出滿足精度要求的高效的測試與提取陷阱時間常數的方法是非常有必要的。
技術實現思路
本專利技術的目的在于提供一種高效率同時又能保證足夠精度的半導體器件柵介質層陷阱時間常數的提取方法。本專利技術的技術方案如下(針對陷阱初始狀態為空狀態，提取俘獲時間常數的情況；測試過程所有步驟源端Vg與體端Vb始終處于接地信號，即零偏壓):首先，初始化半導體器件中陷阱的狀態:柵端、漏端取為地信號，即零偏壓，保持足夠長時間使得陷阱最終狀態為空狀態。第二步，柵端施加電壓信號Vgl，漏端為零偏壓Vdl，在經過一段時間tl后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流(Id)狀態。由于在低電平陷阱很容易發射，如果觀察到明顯的跳變則說明在tl時間內發生了陷阱的俘獲行為，記錄為1，；如果沒有觀察到電流狀態的跳變則記錄為O。第三步，按照第二步的方法，將時間tl改為t2=tl+At，其他的條件不變，檢測漏端電流狀態，記錄狀態I或者O。然后進行重復測試，除了應力時間不斷的增加？t之外，其它的條件不變。在進行N次測量之后可以得到tl、tl+At……tl+(N_l)At N個時間點分別對應的狀態(I或者O)。第四步，按時間順序對N個1、0數值進行滑動平均，比如，第I個1、0數值到第η個1、0數值之和除以η，得到一個平均的占據幾率作為這η個時刻點中間時刻的占據幾率；然后第2個1、0數值到第η+11、0數值之和除以η作為該η個時刻點中間時刻的占據幾率；依次類推進行計算，可得到Ν-η個時刻點對應的占據幾率。第五步，單陷阱占據幾率隨時間的變化的關系如下:【權利要求】1.，具體步驟包括: A.初始化半導體器件中陷阱的狀態，使得陷阱最終狀態為空狀態； B.柵端施加DC信號Vgl，漏端為零偏壓Vdl，在經過一段時間tl后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流Id狀態； C.按照B步的方法，將時間tl改為t2=tl+At，其他的條件不變，檢測漏端電流狀態，進行N次測量得到tl、tl+At……tl+(N_l) At N個時間點分別對應的漏端電流狀態； D.根據漏端電流狀態是否跳變得到N個0/1的記錄，隨后按時間順序對N個0/1數值進行步長為η的滑動平均，計算得到Ν-η時刻點對應的占據幾率P ； Ε.利用公式= 2.如權利要求1所述的方法，其特征在于，步驟D中所述滑動平均是指，第I個0/1數值到第η個0/1數值之和除以η，得到一個平均的占據幾率作為這η個時刻點中間時刻的占據幾率；然后第2個0/1數值到第n+10/l數值之和除以η作為該η個時刻點中間時刻的占據幾率；依次類推進行計算。3.，具體步驟包括: F.初始化半導體器件中陷阱的狀態，使得陷阱最終狀態為空狀態； G.柵端施加AC信號，漏端為零偏壓Vdl，在經過一段時間tl后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流Id狀態； H.按照G步的方法，將時間tl改為t2=tl+At，其他的條件不變，檢測漏端電流狀態，進行N次測量得到tl、tl+At……tl+(N_l) At N個時間點分別對應的漏端電流狀態； 1.根據漏端電流狀態是否跳變得到N個0/1的記錄，隨后按時間順序對N個0/1數值進行步長為η的滑動平均，計算得到Ν-η時刻點對應的占據幾率P ； J.利用公式尸 4.如權利要求3所述的方法，其特征在于，步驟I中所述滑動平均是指，第I個0/1數值到第η個0/1數值之和除以η，得到一個平均的占據幾率作為這η個時刻點中間時刻的占據幾率；然后第2個0/1數值到第n+10/l數值之和除以η作為該η個時刻點中間時刻的占據幾率；依次類推進行計算。【文檔編號】H01L21/66GK103474369SQ201310367172【公開日】2013年12月25日 申請日期:2013年8月21日 優先權日:2013年8月21日【專利技術者】黃如, 郭少鋒, 王潤聲, 任鵬鵬, 蔣曉波, 羅牧龍, 張興 申請人:北京大學本文檔來自技高網...

【技術保護點】
一種提取半導體器件柵介質層陷阱時間常數的方法，具體步驟包括：A.初始化半導體器件中陷阱的狀態，使得陷阱最終狀態為空狀態；B.柵端施加DC信號Vg1，漏端為零偏壓Vd1，在經過一段時間t1后，在柵端、漏端上分別施加小電壓Vg2與Vd2，檢測漏電流Id狀態；C.按照B步的方法，將時間t1改為t2=t1+Δt，其他的條件不變，檢測漏端電流狀態，進行N次測量得到t1、t1+Δt……t1+(N?1)Δt?N個時間點分別對應的漏端電流狀態；D.根據漏端電流狀態是否跳變得到N個0/1的記錄，隨后按時間順序對N個0/1數值進行步長為n的滑動平均，計算得到N?n時刻點對應的占據幾率P；E.利用公式擬合得到τc與τe，分別對應DC信號下的陷阱的俘獲時間常數與發射時間常數。FDA0000369847880000011.jpg

【技術特征摘要】

【專利技術屬性】
技術研發人員：黃如，郭少鋒，王潤聲，任鵬鵬，蔣曉波，羅牧龍，張興，
申請(專利權)人：北京大學，
類型：發明
國別省市：