二元相位比較器數字鎖相環電路制造技術

本實用新型專利技術涉及一種二元相位比較器數字鎖相環電路，包括輸入端連接參考時鐘的倍乘器，所述倍乘器的輸出端并聯有頻率誤差鑒別器和二元相位比較器，所述二元相位比較器的輸出端上并聯有積分項模塊和比例項模塊，積分項模塊的輸出端上串聯有積分器，所述頻率誤差鑒別器和積分器的輸出端均連接Σ-Δ調制器，該Σ-Δ調制器通過數模轉換模塊連接壓控振蕩器，所述壓控振蕩器的輸出端上串聯有小數分頻除法器，小數分頻除法器的輸出端分別連接頻率誤差鑒別器和二元相位比較器。這種二元相位比較器數字鎖相環電路基本不受電壓溫度影響，比較適合遷移到下一代工藝，不需要面積很大的電容來做環路濾波器等，并且還有助于實現低噪聲的小數分頻。（*該技術在2023年保護過期，可自由使用*）

Two phase phase comparator digital phase locked loop circuit

The utility model relates to a two phase comparator digital PLL circuit, including the input end connected with the reference clock multiplier, the output end of the parallel multiplier with frequency discriminator error and phase comparator output is two yuan, the two yuan of the phase comparator connected in parallel with the integral module and proportion module the output end, integral module is connected in series with the integrator, the output error of the frequency discriminator and the integrator end are connected with a sigma delta modulator, the sigma delta modulator through a digital analog conversion module is connected to a voltage controlled oscillator, the output terminal of the voltage controlled oscillator is connected in series with the fractional-N divider output fractional-N divider terminals are respectively connected with the error of the frequency discriminator and a phase comparator two yuan. The two phase comparator digital PLL circuit is not affected by voltage temperature, suitable for migration to the next generation process, do not need to do large capacitance loop filter, and also helps to realize fractional low noise.

【技術實現步驟摘要】
二元相位比較器數字鎖相環電路
本技術涉及一種鎖相環電路，尤其涉及一種二元相位比較器數字鎖相環電路。
技術介紹
鎖相環為頻率較為穩定的一種方法，主要有VCO (壓控振蕩器)和PLL IC，壓控振蕩器給出一個信號，一部分作為輸出，另一部分通過分頻與PLL IC所產生的本振信號作相位比較；為了保持頻率不變，就要求相位差不發生改變，如果有相位差的變化，則PLL IC的電壓輸出端的電壓發生變化，去控制VC0，直到相位差恢復，達到鎖頻的目的。該鎖相環能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環電子電路，可廣泛運用在射頻前端，高速串行數字通信等領域。傳統環路依賴模擬設計，其中的鑒相器和環路濾波器等均是模擬電路。模擬電路受工藝、溫度和電壓影響，性能受到一定的限制。同時，比較占面積，如果是比較普通的運用，可占整個鎖相環面積的2/3，如果是需要帶寬比較低，噪聲性能比較好或者需要一些參數如時鐘抖動傳遞函數的峰值比較小等，則需要nF級別的電容，因此往往無法做到芯片內。
技術實現思路
本技術所要解決的技術問題是，提供一種不受電壓和溫度影響，且無需面積很大的電容來做環路濾波器的二元相位比較器數字鎖相環電路。為了解決上述技術問題，本技術是通過以下技術方案實現的:一種二元相位比較器數字鎖相環電路，包括輸入端連接參考時鐘的倍乘器，所述倍乘器的輸出端并聯有頻率誤差鑒別器和二元相位比較器，所述二元相位比較器的輸出端上并聯有積分項模塊和比例項模塊，積分項模塊的輸出端上串聯有積分器，所述頻率誤差鑒別器和積分器的輸出端均連接Σ-Λ調制器，該Σ-Λ調制器通過數模轉換模塊連接壓控振蕩器，所述壓控振蕩器的輸出端上串聯有小數分頻除法器，小數分頻除法器的輸入端上并聯有連接倍乘系數的Σ-Δ調制器，且小數分頻除法器的輸出端分別連接頻率誤差鑒別器和二元相位比較器。優選的，所述比例項模塊的輸出端連接Σ-Λ調制器。優選的，所述比例項模塊通過第二數模轉換模塊與壓控振蕩器連接。優選的，所述頻率誤差鑒別器有兩個計數器構成，分別連接參考時鐘和除法器輸出的反饋時鐘。優選的，所述參考時鐘為倍乘后的參考時鐘。與現有技術相比，本技術的有益之處是:這種二元相位比較器數字鎖相環電路基本不受電壓溫度影響，比較適合遷移到下一代工藝，不需要面積很大的電容來做環路濾波器等，并且還有助于實現低噪聲的小數分頻。【附圖說明】:下面結合附圖對本技術進一步說明。圖1是本二元相位比較器數字鎖相環電路實施例一結構示意圖；圖2是本二元相位比較器數字鎖相環電路實施例二結構示意圖。圖中:1、倍乘器；2、頻率誤差鑒別器；3、二元相位比較器；4、積分項模塊；5、比例項模塊；6、積分器；7、11、Σ-Δ調制器；8、數模轉換模塊；81、第一數模轉換模塊；9、壓控振蕩器；10、小數分頻除法器。【具體實施方式】:下面結合附圖及【具體實施方式】對本技術進行詳細描述:實施例一:圖1所示一種二元相位比較器數字鎖相環電路，包括輸入端連接參考時鐘的倍乘器1，所述倍乘器I的輸出端并聯有頻率誤差鑒別器2和二元相位比較器3，所述頻率誤差鑒別器有兩個計數器構成，分別連接參考時鐘，或倍乘后的參考時鐘和除法器輸出的反饋時鐘；所述二元相位比較器3的輸出端上并聯有積分項模塊4和比例項模塊5，積分項模塊4的輸出端上串聯有積分器6，所述頻率誤差鑒別器2、比例項模塊5和積分器6的輸出端均連接Σ-Λ調制器7，該Σ-Λ調制器7通過數模轉換模塊8連接壓控振蕩器9，所述壓控振蕩器9的輸出端上串聯有小數分頻除法器10，小數分頻除法器10的輸入端上并聯有連接倍乘系數的Σ-Λ調制器11，且小數分頻除法器10的輸出端分別連接頻率誤差鑒別器2和二元相位比較器3。實施例二:圖2所示一種二元相位比較器數字鎖相環電路，包括輸入端連接參考時鐘的倍乘器1，所述倍乘器I的輸出端并聯有頻率誤差鑒別器2和二元相位比較器3，所述頻率誤差鑒別器有兩個計數器構成，分別連接參考時鐘，或倍乘后的參考時鐘和除法器輸出的反饋時鐘；所述二元相位比較器3的輸出端上并聯有積分項模塊4和比例項模塊5，積分項模塊4的輸出端上串聯有積分器6，所述頻率誤差鑒別器2和積分器6的輸出端均連接Σ-Λ調制器7，該Σ-Λ調制器7通過數模轉換模塊8連接壓控振蕩器9，所述比例項模塊5通過第二數模轉換模塊81與壓控振蕩器9連接，所述壓控振蕩器9的輸出端上串聯有小數分頻除法器10，小數分頻除法器10的輸入端上并聯有連接倍乘系數的Σ-Λ調制器11，且小數分頻除法器10的輸出端分別連接頻率誤差鑒別器2和二元相位比較器3。具體地，當計數參考時鐘1000個周期后，如果除法器反饋時鐘計數在999-1001中間，則表示頻率誤差為IOOOppm ;根據設計和設計參數，可以轉入鎖相階段。鎖相通過二元相位比較器3來鑒別參考時鐘和反饋時鐘的相位差別。如果參考時鐘在反饋時鐘之前，表明相位誤差為正，結果為+1，表示壓控振蕩器9需要加速，來縮小反饋時鐘和參考時鐘的相位誤差。同理，如果參考時鐘在反饋時鐘之后，表明相位誤差為負，結果為-1，表示壓控振蕩器9需要加速，來縮小反饋時鐘和參考時鐘的相位誤差。這個結果經過數字濾波器。數字濾波器一般采用二階的比例和積分濾波器。數字濾波器通常選用的位數比較多，如19位。當壓控振蕩器9的控制端沒有這么多位的數模轉換時，可以通過一個Σ-Λ調制器7來實現高精度到低精度的轉換。這個調制后的結果輸入到一個精度比較低的模數轉換模塊8，如9位，從而實現壓控振蕩器9振蕩頻率的調制。如果是采用LC的壓控振蕩器，可以通過改變電容的個數實現。如果是環形振蕩器，可以通過改變電源電壓或者是電流來實現。采用二元相位比較器3的好處是電路簡單，但是需要另外的頻率誤差鑒別器2來縮小頻率誤差。同時，由于二元相位比較器3只能比較反饋時鐘和參考時鐘的相對位置，如反饋時鐘在前，參考時鐘在后，側無法判斷具體相位差了多少，因此，需要反饋時鐘有一定的相位抖動來補充這個缺陷。一般需要一個小數分頻除法器10，使得反饋時鐘上有一定的時鐘抖動。這種二元相位比較器數字鎖相環電路基本不受電壓溫度影響，比較適合遷移到下一代工藝，不需要面積很大的電容來做環路濾波器等，并且還有助于實現低噪聲的小數分頻。需要強調的是:以上僅是本技術的較佳實施例而已，并非對本技術作任何形式上的限制，凡是依據本技術的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本技術技術方案的范圍內。本文檔來自技高網...

【技術保護點】
一種二元相位比較器數字鎖相環電路，其特征在于：包括輸入端連接參考時鐘的倍乘器（1），所述倍乘器（1）的輸出端并聯有頻率誤差鑒別器（2）和二元相位比較器（3），所述二元相位比較器（3）的輸出端上并聯有積分項模塊（4）和比例項模塊（5），積分項模塊（4）的輸出端上串聯有積分器（6），所述頻率誤差鑒別器（2）和積分器（6）的輸出端均連接Σ?Δ調制器（7），該Σ?Δ調制器（7）通過數模轉換模塊（8）連接壓控振蕩器（9），所述壓控振蕩器（9）的輸出端上串聯有小數分頻除法器（10），小數分頻除法器（10）的輸入端上并聯有連接倍乘系數的Σ?Δ調制器（11），且小數分頻除法器（10）的輸出端分別連接頻率誤差鑒別器（2）和二元相位比較器（3）。

【技術特征摘要】
1.一種二元相位比較器數字鎖相環電路，其特征在于:包括輸入端連接參考時鐘的倍乘器(1)，所述倍乘器(I)的輸出端并聯有頻率誤差鑒別器(2)和二元相位比較器(3)，所述二元相位比較器(3)的輸出端上并聯有積分項模塊(4)和比例項模塊(5)，積分項模塊(4)的輸出端上串聯有積分器(6)，所述頻率誤差鑒別器(2)和積分器(6)的輸出端均連接Σ-Δ調制器(7)，該Σ-Λ調制器(7)通過數模轉換模塊(8)連接壓控振蕩器(9)，所述壓控振蕩器(9)的輸出端上串聯有小數分頻除法器(10)，小數分頻除法器(10)的輸入端上并聯有連接倍乘系數的Σ-Λ調制器(11)，且小數分頻除法器(10...

【專利技術屬性】
技術研發人員：劉雄，
申請(專利權)人：蘇州蘇爾達信息科技有限公司，
類型：實用新型
國別省市：