一種用于高k金屬柵極NMOS晶體管的測試裝置和測試方法制造方法及圖紙

本發(fā)明專利技術(shù)公開了一種用于高k金屬柵極NMOS晶體管的測試裝置和測試方法。該測試裝置包括：電阻，所述電阻連接在所述測試裝置的輸入端和輸出端之間；以及二極管，所述二極管的正極用于與偏壓源連接，所述二極管的負極連接至所述測試裝置的所述輸出端，其中，所述測試裝置的所述輸入端用于接收測試信號，且所述測試裝置的所述輸出端用于連接待測試的NMOS晶體管的柵極。本發(fā)明專利技術(shù)提供的NMOS晶體管的測試裝置能夠在PBTI測試過程中連續(xù)地、自動地對待測試的NMOS晶體管施加應(yīng)力，進而可以有效地解決PBTI測試中的恢復(fù)效應(yīng)問題。此外，本發(fā)明專利技術(shù)提供的NMOS晶體管的測試裝置很容易被操作，并且基本不需要額外的硬件，因此成本較低。

A test device and test method for a high k metal gate NMOS transistor

The invention discloses a test device and a test method for a high k metal gate NMOS transistor. The test device includes a resistance between the input end and the output end of the resistor is connected to the testing device; and a diode cathode of the diode is connected to a voltage source, the output electrode of the diode is connected to the end of the test device, wherein, the input of the test device the terminal is used for receiving a test signal, the output and the test device is used for connecting gate NMOS transistor to be tested by. NMOS NMOS transistor transistor test device provided by the invention can in the process of PBTI test continuously and automatically to test the applied stress, which can effectively solve the problem of the recovery effect in PBTI test. In addition, the NMOS transistor testing device provided by the invention is easy to operate, and basically does not need additional hardware, so the cost is lower.

【技術(shù)實現(xiàn)步驟摘要】
【專利摘要】本專利技術(shù)公開了。該測試裝置包括：電阻，所述電阻連接在所述測試裝置的輸入端和輸出端之間；以及二極管，所述二極管的正極用于與偏壓源連接，所述二極管的負極連接至所述測試裝置的所述輸出端，其中，所述測試裝置的所述輸入端用于接收測試信號，且所述測試裝置的所述輸出端用于連接待測試的NMOS晶體管的柵極。本專利技術(shù)提供的NMOS晶體管的測試裝置能夠在PBTI測試過程中連續(xù)地、自動地對待測試的NMOS晶體管施加應(yīng)力，進而可以有效地解決PBTI測試中的恢復(fù)效應(yīng)問題。此外，本專利技術(shù)提供的NMOS晶體管的測試裝置很容易被操作，并且基本不需要額外的硬件，因此成本較低。【專利說明】—種用于高k金屬柵極NMOS晶體管的測試裝置和測試方法
本專利技術(shù)涉及半導(dǎo)體制造工藝，尤其涉及。
技術(shù)介紹
在高k金屬柵極(HKMG)工藝中，NMOS晶體管的正偏壓溫度不穩(wěn)定性(PositiveBias Temperature Instability, PBTI)是一項不可忽視的評估項目。與傳統(tǒng)的多晶娃柵-氧化硅工藝相比，高k金屬柵極中NMOS晶體管的PBTI效應(yīng)變得較嚴重，然而，眾所周知，高k金屬柵極NMOS晶體管的PBTI有很強的自我恢復(fù)效應(yīng)(Recovery Effect),即當(dāng)柵極偏壓為小于等于零時，PBTI引起的可靠性失效將很大部分自我恢復(fù)。在可靠性測量過程中，為了最大程度的考量高k金屬柵極NMOS晶體管的PBTI可靠性能，需要避免這種自我恢復(fù)效應(yīng)。然而，由于測試機臺的限制，在測試電壓變化時，中間不可避免的有很短的零伏電壓。圖1A為晶片級可靠性(WLR)測試中施加至柵極的測試信號的示意圖。如圖1A所示，在施加應(yīng)力電壓(Vsd3)時間段和施加測試電壓(V3im)時間段之間不可避免地存在一段等待時間(Vw=GND),因此在此期間將導(dǎo)致恢復(fù)效應(yīng)。圖1B為封裝級可靠性(PLR)測試中施加至柵極的測試信號的示意圖。如圖1B所示，由于PLR測試為并行測試系統(tǒng)，等待時間(Vwa=GND)較長，因此很難避免恢復(fù)效應(yīng)。該恢復(fù)效應(yīng)將導(dǎo)致PBTI的測試結(jié)果出現(xiàn)偏差，而導(dǎo)致測量誤差，因此目前急需一種NMOS晶體管的測試裝置和測試方法，以解決上述問題。
技術(shù)實現(xiàn)思路
在
技術(shù)實現(xiàn)思路
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本專利技術(shù)的
技術(shù)實現(xiàn)思路
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。為了解決現(xiàn)有技術(shù)中存在的問題，本專利技術(shù)提出了一種用于高k金屬柵極NMOS晶體管的測試裝置，包括:電阻，所述電阻連接在所述測試裝置的輸入端和輸出端之間；以及二極管，所述二極管的正極用于與偏壓源連接，所述二極管的負極連接至所述測試裝置的所述輸出端，其中，所述測試裝置的所述輸入端用于接收測試信號，且所述測試裝置的所述輸出端用于連接待測試的NMOS晶體管的柵極。優(yōu)選地，所述偏壓源的電壓低于所述測試信號的測試電壓。優(yōu)選地，所述偏壓源的電壓大于或等于0.6V。優(yōu)選地，所述電阻的阻值為IO2-1O6歐姆。優(yōu)選地，所述測試裝置用于晶片級可靠性測試或封裝級可靠性測試。 優(yōu)選地，所述待測試的NMOS晶體管具有高K介電層。優(yōu)選地，所述測試裝置用于PBTI測試。優(yōu)選地，所述測試裝置可以避免恢復(fù)效應(yīng)的影響。本專利技術(shù)還提供一種使用如上所述的測試裝置測試高k金屬柵極NMOS晶體管的正偏壓溫度不穩(wěn)定性的方法，包括:使所述測試裝置的所述輸入端接收測試信號；以及將所述測試裝置的所述輸出端連接至所述待測試的NMOS晶體管的柵極。本專利技術(shù)提供的NMOS晶體管的測試裝置能夠在PBTI測試過程中連續(xù)地、自動地對待測試的NMOS晶體管施加應(yīng)力，進而可以有效地解決PBTI測試中的恢復(fù)效應(yīng)問題。此外，本專利技術(shù)提供的NMOS晶體管的測試裝置很容易被操作，并且基本不需要額外的硬件，因此成本較低。【專利附圖】【附圖說明】本專利技術(shù)的下列附圖在此作為本專利技術(shù)的一部分用于理解本專利技術(shù)。附圖中示出了本專利技術(shù)的實施例及其描述，用來解釋本專利技術(shù)的原理。在附圖中，圖1A為晶片級可靠性測試中施加至柵極的測試信號的示意圖；圖1B為封裝級可靠性測試中施加至柵極的測試信號的示意圖；圖2為根據(jù)本專利技術(shù)一個實施方式的用于高k金屬柵極NMOS晶體管的測試裝置的示意圖；圖3A為采用圖2所示的測試裝置進行晶片級可靠性測試過程中二極管截止的示意圖；圖3B為采用圖2所示的測試裝置進行晶片級可靠性測試過程中二極管導(dǎo)通的示意圖；圖4A為采用圖2所示的測試裝置進行封裝級可靠性測試過程中二極管截止的示意圖；圖4B為采用圖2所示的測試裝置進行封裝級可靠性測試過程中二極管導(dǎo)通的示意圖。【具體實施方式】接下來，將結(jié)合附圖更加完整地描述本專利技術(shù)，附圖中示出了本專利技術(shù)的實施例。但是，本專利技術(shù)能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本專利技術(shù)的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)樱蛘呖梢源嬖诰娱g的元件或?qū)印Ｏ喾矗?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)印D2為根據(jù)本專利技術(shù)一個實施方式的用于高k金屬柵極NMOS晶體管的測試裝置的示意圖。如圖2所示，用于高k金屬柵極NMOS晶體管的測試裝置(以下簡稱測試裝置)包括電阻210和二極管220。電阻210連接在測試裝置的輸入端Vin和輸出端Vqut之間。二極管220的正極用于與偏壓源Vbias連接，且二極管220的負極連接至測試裝置的輸出端B。在測試過程中，該測試裝置的輸入端Vin接收測試信號(例如圖1A所示的用于晶片級可靠性測試的測試信號以及圖1B所示的用于封裝級可靠性測試的測試信號)。該測試裝置的輸出端Vout連接至待測試的NMOS晶體管的柵極。在測試信號中的應(yīng)力電壓(Vsd3)和測試電壓(Vem)輸入該測試裝置期間，二極管220截止，即二極管220中沒有電流流過，此時測試裝置不會對待測試的NMOS晶體管產(chǎn)生影響。當(dāng)GND輸入該測試裝置期間，由于A點的電壓為零，二極管220導(dǎo)通，進而A點具有與偏壓源Vbias基本相等的電壓，這樣就能夠?qū)Υ郎y試的NMOS晶體管的柵極施加偏壓。其中，偏壓源Vbias的電壓低于測試信號的測試電壓，以使應(yīng)力電壓和測試電壓輸入測試裝置時，二極管220能夠截止，進而避免偏壓源Vbias對測試結(jié)果產(chǎn)生影響。進一步，偏壓源Vbias的電壓可以大于或等于0.6V，以避免對待測試的NMOS晶體管的柵極施加的偏壓過小而產(chǎn)生恢復(fù)效應(yīng)。電阻210的阻值可以為IO2-1O6歐姆。該測試裝置可以用于晶片級可靠性測試和封裝級可靠性測試。下面將結(jié)合圖3A-3B以及圖4A-4B對在兩種可靠性測試中該測試裝置的工作原理。如圖3A所示，測試裝置的輸入端Vin用于接收晶片級可靠性測試的測試信號，且測試裝置的輸出端Vott連接至待測試的NMOS晶體管300的柵極。在測本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種用于高k金屬柵極NMOS晶體管的測試裝置，其特征在于，包括：電阻，所述電阻連接在所述測試裝置的輸入端和輸出端之間；以及二極管，所述二極管的正極用于與偏壓源連接，所述二極管的負極連接至所述測試裝置的所述輸出端，其中，所述測試裝置的所述輸入端用于接收測試信號，且所述測試裝置的所述輸出端用于連接待測試的NMOS晶體管的柵極。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：馮軍宏，甘正浩，
申請(專利權(quán))人：中芯國際集成電路制造上海有限公司，
類型：發(fā)明
國別省市：