硅基射頻濾波電容排制造技術

本實用新型專利技術公開了一種硅基射頻濾波電容排，屬于半導體器件領域。本實用新型專利技術自下而上包括下電極、低阻硅襯底、薄膜介質和上電極；所述上電極由一系列獨立的電極條組成，所述電極條呈條狀并列縱貫于薄膜介質上，下電極可通過金錫燒結或導電膠粘接實現接地，上電極的各個線條的兩端可以通過鍵合工藝連接到外圍其他電路，實現對地并聯的高頻濾波功能。本實用新型專利技術在硅基上集成電極條，電極條的端口與常用的微波控制電路芯片端子相對應，可作為微波電路與控制電路芯片的過渡元件，特別適合為多芯片微波組件中的幅相控制電路做濾波，并很好實現濾波性能；本實用新型專利技術還可以明顯降低射頻信號引入的干擾，在多通道組件中能夠提高通道的隔離度。（*該技術在2023年保護過期，可自由使用*）

【技術實現步驟摘要】
硅基射頻濾波電容排
本技術涉及半導體器件領域。
技術介紹
芯片電容廣泛應用于混合集成電路、多芯片微波組件(MCM)、以及微波射頻電路的封裝測試中，主要用于射頻信號的濾波、隔直等功能。目前主流的產品是基于高階陶瓷材料的陶瓷芯片電容和硅基的MOS電容。隨著技術的發展，小型化、集成化成為射頻微波組件發展方向。特別是隨著機載、彈載、星載等應用領域，特別是相控陣體制的雷達接收和發射組件，對小型化的要求越來越高。小型化、集成化的發展主要體現在以下兩個方面:(1)多芯片的集成，包托多個芯片(包括多功能芯片)的組裝，通過將多個芯片集成在一個封裝模塊內實現小型化；(2)多通道的集成，及以前將多個獨立的通道模塊組合成整機模塊，變成將多個通道集成在一起。這兩個方面往往要同時滿足。多芯片的集成要求器件以裸芯片的形式進行應用，適合于微組裝工藝中的燒結、粘接、鍵合等工藝技術。多通道的集成，要在更小的空間內集成更多的元器件，而且在更小的空間內電磁輻射、干擾等問題更加嚴重，通道間的隔離問題更加突出，如果通道隔離問題解決不好就會使得系統指標下降甚至完全不能應用。微波多芯片組件中尤其是幅度、相位控制的數控移相器、數控衰減器芯片的應用中控制線往往很多、很密集，通常的互聯線需要在PCB或陶瓷等上制作很密的線條，要求精度高，而且容易引入互擾，在多通道的組件中共用的控制線會造成控制通道間信號的泄露，影響整機的性能。現有芯片電容技術中存在如下問題:I)傳統的芯片電容主要是分立的方式，在需要多個電容應用時要多個單獨電容排列在一起，占用較大面積空間。2)傳統的微波電路中控制芯片與微波射頻芯片的連接往往采用陶瓷Al2O3陶瓷基板或復合介質電路板，由于電介質常數低、不能做的電極的介質不能做的很薄，不能對微波輻射干擾進行很好的抑制。
技術實現思路
本技術提供了一種針對多芯片微波組件開發的硅基射頻濾波電容排，本技術可作為微波電路與控制電路芯片的過渡元件，特別適合為多芯片微波組件中的幅相控制電路做濾波，可以明顯降低射頻信號引入的干擾，在多通道組件中能夠提高通道的隔離度。本技術采用的技術方案為:一種硅基射頻濾波電容排，自下而上包括下電極、低阻硅襯底、薄膜介質和上電極；所述上電極由一系列獨立的電極條組成，所述電極條呈條狀并列縱貫于薄膜介質上，所述電極條的端口 A和端口 B分別位于薄膜介質相對的兩端。所述電極條呈直線狀或折線狀。各電極條的端口 A等距并行排列，端口 B也為等距并行排列。所述端口 A之間的距離為:0.15mm，端口 B之間的距離為:0.25mm。所述上電極的四周與薄膜介質的四周邊緣之間保留有至少0.02mm的區域。所述低阻硅襯底的電阻率為0.001 1-0.00 13 Q? cm3，或 0.002-0.003(2 < cm3，介電常數為 11.7。所述薄膜介質力雙層介質層。采用上述技術方案取得的技術進步為:本技術在硅基上集成電極條，電極條的端口與常用的數控衰減器、數控移相器、驅動器芯片的控制端子相對應，可以作為微波電路與控制電路芯片的過渡元件，特別適合為多芯片微波組件中的幅相控制電路做濾波，并很好實現濾波性能；本專利技術從S波段到毫米波段都有很好的射頻濾波性能，用一級電容排能夠增加射頻抑制25dB以上；本技術還可以明顯降低射頻信號引入的干擾，在多通道組件中能夠提高通道的隔離度。【附圖說明】圖1為本專利技術實施例1結構的主視圖；圖2為圖1的仰視圖；圖3為實施例2的主視圖；圖4為實施例2的應用連接圖；其中，1、薄膜介質，2、電極條，3、低阻硅襯底，4、下電極，C、微波控制芯片，D、驅動控制芯片。【具體實施方式】`實施例1由圖1和圖2所示可知，硅基射頻濾波電容排，自下而上包括下電極4、低阻硅襯底3、薄膜介質I和上電極；所述上電極由一系列獨立的電極條2組成，所述電極條2呈條狀并列縱貫于薄膜介質I上，所述電極條2呈條狀，電極條2的兩個端口分別位于薄膜介質I上相對的兩側，即若端口 A位于薄膜介質I的上端，那么端口 B就位于其下端。各電極條2之間并行排列，各電極條2之間距離相等(當然也可以不等)，根據實際情況進行設置；下電極4可通過金錫燒結或導電膠粘接實現接地，上電極的電極條2的兩端口 -端口 A和端口 B可以通過鍵合工藝連接到外圍其他電路，實現對地并聯的高頻濾波功能。所述端口 A之間的距離為:0.15mm，端口 B之間的距離為:0.25mm。所述低阻硅襯底3的電阻率為0.0011-0.0013 Q * cm3，介電常數為11.7。所述下電極4由依次沉積的Ti/Ni/Au形成，厚度范圍分別為:800 A±50A, 1000OA土iOOA, 4000A±i00A:.所述薄膜介質I為雙層介質層，依次為SiN/Si02，厚度為ri0(U±100_i, 220A±20A,此厚度適用于110V電壓，厚度為IL100A± 100A, 900A±50A,此厚度適用于 220V 電壓。上電極采用依次沉積的Au/Pt/TiW/Ti，厚度依次為:700A±50A.300A±50A, I300A±50A, 300A土50A:其中，Au 為導電層。所述上電極的四周與薄膜介質I的四周邊緣之間保留有至少0.02mm的區域。傳統的電容結構大多正方形或接近于正方形的矩形，而采用條形的電極條2的設計，其原因是可以歸結為如下兩點:第一、利用射頻信號在電容器的縱向傳輸方向的長度效應提高濾波性能；第二、一般微波數控衰減器和數控移相器、驅動芯片控制加電端子的間距比較小，常規的多個分離電容并排要占用很大面積，并且鍵合線拉的很寬，不便于操作。本電容排的每個電極條2的控制端口與這些芯片的控制位很接近，應用方便。實施例2由圖3所示可知，與實施例1不同的是，所述電極條2呈折線形條狀，各電極條2的端口 A等距并行排列，端口 B也為等距并行排列，且各電極條2的端口 A之間的距離大于端口 B之間的距離。所述端口 A之間的距離為:0.2mm，端口 B之間的距離為:0.35mm。這樣設置端口 A和端口 B的目的是為了配合不同型號控制端口的各種微波控制芯片。所述上電極的四周與薄膜介質I的四周邊緣之間保留有0.025mm的區域。所述低阻硅襯底3的電阻率為0.002-0.003 Ω.cm3，介電常數為11.7。圖4所示為實施例2作為連接件連接微波控制芯片C和驅動控制芯片D的連接圖。由此圖可以看出，本技術很方便的將微波控制芯片C和驅動控制芯片D連接了起來，且占用的面積很小，連接關系也很清楚。本技術中電極條2的數量、形狀以及端口之間的間距、上電極與薄膜介質I邊緣之間的距離等參數均可以根據實際需求進行設置。本技術在硅基上集成電極條2，電極條2的端口與常用的數控衰減器、數控移相器、驅動器芯片的控制端子相對應，可以作為微波電路與控制電路芯片的過渡元件，特別適合為多芯片微波組件中的幅相控制電路做濾波，并很好實現濾波性能；本專利技術從S波段到毫米波段都有很好的射頻濾波性能，用一級電容排能夠增加射頻抑制25dB以上；本技術還可以明顯降低射頻信號引入的干擾，在多通道組件中能夠提高通道的隔離度。本文檔來自技高網...

【技術保護點】
一種硅基射頻濾波電容排，其特征在于自下而上包括下電極（4）、低阻硅襯底（3）、薄膜介質（1）和上電極；所述上電極由一系列獨立的電極條（2）組成，所述電極條（2）呈條狀并列縱貫于薄膜介質（1）上，所述電極條（2）的端口A和端口B分別位于薄膜介質（1）相對的兩端。

【技術特征摘要】
1.一種硅基射頻濾波電容排，其特征在于自下而上包括下電極(4)、低阻硅襯底(3)、薄膜介質(I)和上電極；所述上電極由一系列獨立的電極條(2)組成，所述電極條(2)呈條狀并列縱貫于薄膜介質(I)上，所述電極條(2 )的端口 A和端口 B分別位于薄膜介質(I)相對的兩端。2.根據權利要求1所述的硅基射頻濾波電容排，其特征在于所述電極條(2)呈直線狀或折線狀。3.根據權利要求1或2所述的硅基射頻濾波電容排，其特征在于各電極條(2)的端口A等距并行排列,端口 B也為等距并行排列。4.根據權利要求3所述的硅基射...

【專利技術屬性】
技術研發人員：王紹東，蔣贊勤，樸貞真，吳洪江，
申請(專利權)人：中國電子科技集團公司第十三研究所，
類型：實用新型
國別省市：