具有邏輯運算和數據存儲功能的可編程功能產生單元制造技術

本發明專利技術公開了一種FPGA電路中的k輸入可編程功能產生單元。該功能產生單元由寫操作控制模塊、MC陣列、讀操作控制模塊構成。其中，寫操作控制模塊在細粒度RAM寫操作時實現地址譯碼、寫使能及時鐘同步等功能。MC陣列中采用了一種能夠存儲不同來源數據的MC結構，在功能產生單元實現用戶邏輯運算功能或細粒度ROM功能時，MC中的存儲數據來自FPGA的配置控制器；在功能產生單元實現細粒度RAM功能時，MC中的存儲數據來自用戶電路。讀操作控制模塊在細粒度RAM或ROM的讀操作時實現對MC陣列中所存儲數據的讀取操作，在用戶邏輯運算時與MC陣列配合實現查找表(LUT)的功能。

【技術實現步驟摘要】
具有邏輯運算和數據存儲功能的可編程功能產生單元
本專利技術涉及數字集成電路中現場可編程門陣列(FPGA)設計
，具體涉及一種具有邏輯運算和數據存儲功能的可編程功能產生單元。
技術介紹
FPGA是一種通用的邏輯電路，具有靈活性高、開發風險低的優點，已廣泛應用于工業控制、航空航天、通信、汽車電子等領域，并且占據著越來越多的市場份額。目前主流的FPGA產品均采用SRAM來對用戶設計進行編程。FPGA中的最基本單元是基本邏輯單元(Basic Logic Element，BLE)，它能夠獨立完成一定的組合、時序邏輯功能，為數字系統設計提供最基本的邏輯運算操作和數據存儲功能。BLE通常由功能產生單元、寄存器以及其他一些邏輯電路構成。功能產生單元是BLE中最核心的單元，可以通過配置來執行組合邏輯、細粒度存儲、算術運算等功能。隨著FPGA的應用領域逐步擴大，對片內存儲資源的需要越來越大，形式也越來越靈活。根據不同的應用需求，FPGA中除了需要不同容量的粗粒度存儲器塊外，還需要能提供更加靈活的細粒度存儲單元。目前主流的商用FPGA器件,主要包括Altera公司的Stratix系列芯片(StratixII到Stratix V)和Xilinx公司的Virtex系列芯片(Virtex-2到Virtex-7)。現有芯片中所采用的功能產生單元，有些基于查找表(Look Up Table,LUT)結構，僅能實現邏輯運算功能而無法實現細粒度存儲功能；有些需要幾個功能產生單元配合，再利用一些額外的電路，才能夠實現細粒度存儲功能，邏輯資源利用率較低，且配置不夠靈活；有些需要使用數據譯碼模塊作為控制模塊，電路結構較為復雜。
技術實現思路
針對這些問題，本專利技術提出了一種既可實現用戶邏輯運算功能，又可實現用戶細粒度RAM讀/寫功能以及細粒度ROM讀/寫功能的k輸入功能產生單元。本專利技術公開了一種具有邏輯運算和數據存儲功能的可編程功能產生單元，該功能產生單元可被配置成實現用戶邏輯運算功能、細粒度RAM功能或細粒度ROM功能的用戶電路，其包括:寫操作控制模塊:其在用戶電路實現細粒度RAM寫操作時，控制MC陣列存儲所述RAM中的用戶數據；MC陣列:其在用戶電路實現用戶邏輯運算以及細粒度ROM功能時，用于存儲配置數據；在用戶電路實現細粒度RAM寫操作時，用于存儲所述RAM中的用戶數據；讀操作控制模塊:其用于讀出MC陣列中存儲的數據。本專利技術提出的功能產生單元，既能存儲來自FPGA配置控制器的配置數據以實現用戶邏輯運算操作，又能存儲來自用戶電路的數據并實現對其的讀/寫操作。提高了可編程芯片的資源利用效率。本專利技術提出的k輸入功能產生單元，由于結構規整，因此能夠方便快速的設計出k取不同值時對應的功能產生單元，減少了由于輸入個數改變而帶來的額外設計開銷，具有良好的可擴展性。【附圖說明】圖1是本專利技術中存儲單元(MC)的結構框圖；圖2是本專利技術中功能產生單元的結構框圖；圖3是本專利技術中寫操作控制模塊的結構框圖；圖4是本專利技術中時鐘同步單元的時序關系圖。【具體實施方式】為使本專利技術的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本專利技術進一步詳細說明。本專利技術提出了一種現場可編程門陣列的基本邏輯單元中的功能產生單元，其包括:寫操作控制模塊、存儲單元(MC)陣列和讀操作控制模塊。圖1示出了本專利技術中存儲單元(MC)的結構框圖。MC陣列包括多個MC，如圖1所示，每個MC包括:4個NMOS管、兩個反相器。其中，4個NMOS管為Ml、M2、M3和M4，兩個反相器為INVl和INV2。配置地址輸入端口 CADDR接NMOS管Ml和M3的柵極，用戶地址輸入端口 ADDR接NMOS管M2和M4的 柵極，配置數據輸入端口 CDATA和CDATA分別接NMOS管Ml和M3的源極，用戶數據輸入端口 DATA和DATA分別接NMOS管M2和M4的源極，反相器INVl的輸出端口 Q接反相器INV2的輸入端口，反相器INV2的輸出端口0接反相器INVl的輸入端口，NMOS管Ml和M2的漏極均連接在^端，NMOS管M3和M4的漏極均連接在Q端。此MC結構能夠實現不同來源數據的存儲，具體說明如下:I)當功能產生單元實現用戶邏輯運算功能或細粒度ROM功能時，MC存儲來自FPGA配置控制器的配置數據，此時用戶地址輸入端口 ADDR置為0，配置地址輸入CADDR置為1，來自FPGA配置控制器的配置數據CDATA存儲于MC的輸出端口 Q中；2)當功能產生單元實現細粒度RAM功能時，MC接收來自用戶電路的用戶存儲數據，此時配置地址輸入端口 CADDR置為0，用戶地址輸入端口 ADDR置為I，將來自用戶電路的用戶存儲數據DATA存儲于MC的輸出端口 Q中。圖2示出了 k位輸入的功能產生單元的結構框圖。如圖2所示，在該功能產生單元中，模式控制信號MODE、配置數據CDATA[2k-l: O]信號和CDATA[2k-l:0]信號均來自于FPGA的配置控制器，且MODE要先于CDATA[2k-l: O]和CDATA[2k-丨:0]信號完成配置;WL信號來自于FPGA配置控制器的字線選擇控制信號。數據DATA信號、存儲器寫使能WE信號、寫時鐘CLK信號、k位寫地址信號WR[k-l:0]及k位讀地址信號RD[k-l:0]來自于用戶電路。寫操作控制模塊接收存儲器寫使能信號WE、寫時鐘CLK、k位寫地址信號WR[k-l:0]以及模式控制信號MODE作為輸入；其輸出的2k位地址信號ADDR[2k-l:0]分別連接到MC陣列中2k個MC模塊的用戶地址輸入端口 ADDR。MC陣列中2k個MC模塊的配置數據輸入端口 CDATA分別連接2k位配置數據CDATA[2k-l:O];而FPGA配置控制器中與此2k位配置數據CDATA [2k-l: O]對應的2k位取反配置數據CDATA丨2k-1:0]則分別連接MC陣列中2k個MC模塊的CDATA輸入端;模式控制信號MODE經反相器INVl取反后，與字線選擇控制信號WL —起，分別連接與門ANDl的兩個輸入端，ANDl的輸出CADDR連接MC陣列中2k個MC模塊的配置地址輸入端CADDR ;來自用戶的存儲數據DATA連接MC陣列中2k個MC模塊的用戶數據輸入端DATA ;而DATA信號經反相器INV2取反后的輸出DATA則連接到MC陣列中2k個MC模塊的DATA輸入端。讀操作控制模塊接收來自MC陣列中2k個MC模塊的2k位輸出信號Q[2k_l:0]以及來自用戶電路的k位信號RD [k-Ι: O]作為輸入，其輸出信號RO即為整個功能產生單元的輸出。圖3示出了本專利技術中寫操作控制模塊的結構框圖。寫操作控制模塊在細粒度RAM寫操作時實現地址譯碼、寫使能及時鐘同步等功能。如圖3所示，該寫操作控制模塊由寫地址譯碼單元、時鐘同步單元以及2k個二輸入與門構成。其中，2k個二輸入與門為AND[2k-l:0]。寫地址譯碼單元接收k位寫地址信號WR[k-l:0]作為輸入，輸出為經譯碼后的2k位地址信號ADDR_I [2k-l: O]。針對每一組地址輸入WR[k_l: O]，輸出的ADDR_I [2k_l: O]信號中僅有一位為1，其余2k-l位均為O。時鐘同步單元接收存儲器寫本文檔來自技高網...

【技術保護點】
一種具有邏輯運算和數據存儲功能的可編程功能產生單元，該功能產生單元可被配置成實現用戶邏輯運算功能、細粒度RAM功能或細粒度ROM功能的用戶電路，其包括：寫操作控制模塊：其在用戶電路實現細粒度RAM寫操作時，控制MC陣列存儲所述RAM中的用戶數據；MC陣列：其在用戶電路實現用戶邏輯運算以及細粒度ROM功能時，用于存儲配置數據；在用戶電路實現細粒度RAM寫操作時，用于存儲所述RAM中的用戶數據；讀操作控制模塊：其用于讀出MC陣列中存儲的數據。

【技術特征摘要】
1. 一種具有邏輯運算和數據存儲功能的可編程功能產生單元，該功能產生單元可被配置成實現用戶邏輯運算功能、細粒度RAM功能或細粒度ROM功能的用戶電路，其包括: 寫操作控制模塊:其在用戶電路實現細粒度RAM寫操作時，控制MC陣列存儲所述RAM中的用戶數據； MC陣列:其在用戶電路實現用戶邏輯運算以及細粒度ROM功能時，用于存儲配置數據；在用戶電路實現細粒度RAM寫操作時，用于存儲所述RAM中的用戶數據； 讀操作控制模塊:其用于讀出MC陣列中存儲的數據。2.如權利要求1所述的功能產生單元，其特征在于，所述MC陣列包括多個MC，每個MC包括:兩個反相器和4個NMOS管，其中一個反相器的兩端分別經一個NMOS管接配置數據輸入端，而另一個反相器的兩端分別經一個NMOS管接用戶數據輸入端；且兩個反相器首尾相接。3.如權利要求1所述的功能產生單元，其特征在于，所述寫操作控制模塊用于接收模式控制信號、存儲器寫使能信號、寫地址信號和寫時鐘信號，其在模式控制信號、存儲器寫使能信號和寫時鐘信號的控制下，將所接收到的寫地址信號譯碼成用戶存儲數據的地址后輸出至MC陣列的用戶數據的地址輸入端。4.如權利要求3所述的功能產生單元，其特征在于，所述寫操作控制模塊包括寫地址譯碼單元和時鐘同步單元，所述寫地址譯碼單元用于接收寫地址信號并對其進行譯碼，所述時鐘同步單元接收模式控制信號、存儲器寫使能信號和寫時鐘信號，其用于在模式控制信號的控制下，利用寫時鐘信號對寫使能信號進行時鐘同步，其輸出結果與所述寫地址譯碼單元譯出的地址經與門后，最終輸出至MC陣列的用戶數據的地址輸入端。5.如權利要求3所述的功能產生單元，其特征在于，所述模式控制信號用于控制所述寫操作控制模塊是否工作。6.如權利要求2所述的功能產生單元，其特征在于，在用戶電路被配置成實現細粒度RAM功能時，所述MC陣列中的每個MC接收寫操作控制模塊譯碼輸出的用戶數據的存儲...

【專利技術屬性】
技術研發人員：楊海鋼，李威，高麗江，
申請(專利權)人：中國科學院電子學研究所，
類型：發明
國別省市：