本發(fā)明專利技術(shù)公開了一種應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器(pipelined?ADC)的比較器，在傳統(tǒng)動態(tài)比較器的基礎(chǔ)上增加了很少的器件，解決了傳統(tǒng)動態(tài)比較器對共模電平偏差敏感的問題，同時減小了輸入管閾值電壓不匹配導(dǎo)致的失調(diào)。比較器中四輸入匹配電路在第一時鐘，第二時鐘，第三時鐘的控制下，通過第一電容、第二電容、第三電容、第四電容的充電和放電，使比較器的輸入場效應(yīng)管源級在比較相時儲存了共模電平與閾值電壓的差，從而場效應(yīng)管過驅(qū)動電壓V。v正好消去了共模電平和閾值電壓的部分，使流過輸入場效應(yīng)管的電流與共模電平、閾值電壓無關(guān)，即比較器輸出結(jié)果消去了共模電平和閾值電壓的影響。
【技術(shù)實現(xiàn)步驟摘要】
【技術(shù)保護點】
一種應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的比較器，其特征在于：該比較器包括四輸入匹配電路(1)、鎖存電路(2)、輸出整形電路(3)；所述的四輸入匹配電路(1)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第一開關(guān)(S1)、第二開關(guān)(S2)、第三開關(guān)(S3)、第四開關(guān)(S4)、第五開關(guān)(S5)、第六開關(guān)(S6)、第七開關(guān)(S7)、第八開關(guān)(S8)、第一電容(C1)、第二電容(C2)、第三電容(C3)、第四電容(C4)、第一電阻(R)；其中，第一PMOS管(PM1)的柵極為比較器的第一輸入端，第二PMOS管(PM2)的柵極為比較器的第二輸入端，第三PMOS管(PM3)的柵極為比較器的第三輸入端，第四PMOS管(PM4)的柵極為比較器的第四輸入端；第一開關(guān)(S1)、第五開關(guān)(S5)分別為比較器的第一輸入端選通第一共模電平(vcom1)或第一輸入電壓(Vip)；第四開關(guān)(S4)、第八開關(guān)(S8)分別為比較器的第四輸入端選通第一共模電平(vcom1)或第二輸入電壓(Vin)；第二開關(guān)(S2)、第六開關(guān)(S6)分別為比較器的第二輸入端選通第二共模電平(vcom2)或第四輸入電壓(VREFN)；第三開關(guān)(S3)、第七開關(guān)(S7)分別為比較器的第三輸入端選通第二共模電平(vcom2)或第三輸入電壓(VREFP)；第一電容(C1)一端分別與第一PMOS管(PM1)的源級、第七PMOS管(PM7)的漏級相連，第一電容(C1)的另一端與連接點Va相連；第二電容(C2)一端分別與第二PMOS管(PM2)的源級、第八PMOS管(PM8)的漏級相連，第二電容(C2)的另一端與連接點Va相連；第三電容(C3)一端分別與第三PMOS管(PM3)的源級、第九PMOS管(PM9)的漏級相連，第三電容(C3)的另一端與連接點Va相連；第四電容(C4)一端分別與第四PMOS管(PM4)的源級、第十PMOS管(PM10)的漏級相連，第四電容(C4)的另一端與連接點Va相連；第一電阻(R)一端與電源(VDD)相連，第一電阻(R)的另一端與第六PMOS管(PM6)的源級相連；第五PMOS管(PM5)的源極與電源(VDD)相連，第五PMOS管(PM5)的漏極與連接點Va相連；第一PMOS管(PM1)的漏極和第二PMOS管(PM2)的漏極相連并作為所述四輸入匹配電路(1)的第一輸出端(vo1)；第三PMOS管(PM3)的漏極和第四PMOS管(PM4)的漏極相連并作為所述四輸入匹配電路(1)的第二輸出端(vo2)；第五PMOS管(PM5)的柵極連接第一時鐘信號(CLK1)，第六PMOS管(PM6)的柵極連接第二時鐘信號(CLK2)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的柵極均連接第三時鐘信號(CLK3)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的源極均連接電源(VDD)；所述鎖存電路(2)包括第十一PMOS管(PM11)、第十二PMOS管(PM12)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)；其中，第十一PMOS管(PM11)的源極與所述四輸入匹配電路(1)的第一輸出端(vo1)相連，第十二PMOS管(PM12)的源極與所述四輸入匹配電路(1)的第二輸出端(vo2)相連；第十一PMOS管(PM11)的漏極、第十二PMOS管(PM12)的柵極、第一NMOS管(NM1)的漏極相連、第二NMOS管(NM2)的柵極、第三NMOS管(NM3)的漏極均相連并作為所述鎖存電路(2)的第一輸出端(OUT1)；第十一PMOS管(PM11)的柵極、第十二PMOS管(PM12)的漏極、第一NMOS管(NM1)的柵極、第二NMOS管(NM2)的漏極、第四NMOS管(NM4)的漏極均相連并作為所述鎖存電路(2)的第二輸出端(OUT2)；第三NMOS管(NM3)的柵極、第四NMOS管(NM4)的柵極均連接第一時鐘信號(CLK1)；第一NMOS管(NM1)的源級、第二NMOS管(NM2)的源級、第三NMOS管(NM3)的源級、第四NMOS管(NM4)的源級均接地；所述輸出整形電路(3)包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一或非門(NOR1)、第二或非門(NOR2)；第一反相器(INV1)的輸入端連接所...
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：吳建輝，薛金煒，李紅，黃成，田茜，
申請(專利權(quán))人：東南大學(xué)，
類型：發(fā)明
國別省市：江蘇;32
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