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本發(fā)明涉及譯碼技術(shù)領(lǐng)域，尤指一種基于早停機(jī)制的WB算法的硬件架構(gòu)，包括控制模塊和處理單元，處理單元包括PE0處理單元陣列和PE1處理單元陣列，每個(gè)PE0包括3個(gè)寄存器、兩個(gè)乘法器和一個(gè)加法器，每個(gè)PE1包含2個(gè)寄存器、兩個(gè)乘法器和一個(gè)加法器...該專(zhuān)利屬于西安電子科技大學(xué)所有，僅供學(xué)習(xí)研究參考，未經(jīng)過(guò)西安電子科技大學(xué)授權(quán)不得商用。